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公开(公告)号：CN115831189A
公开(公告)日：2023-03-21
申请号：CN202211626686.6
申请日：2022-12-16
Applicant: 安徽大学
IPC: G11C11/419 , G06F7/544 , G06F7/57
Abstract: 本发明涉及集成电路设计领域，尤其涉及基于9T‑SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片。本发明的电路结构包括计算部、冗余偏置部、灵敏放大器SA。本发明的电路结构利用冗余偏置部依据计算部的基本运算结果进行辅助计算，并通过灵敏放大器SA进行输出，省去了连接ADC模数转换电路的大面积开销，实现了存内的布尔逻辑运算和乘累加操作，保证了存储数据的独立性，提高了单元的稳定性，也使运算效率大大提高。并且本发明的电路结构基于9T‑SRAM，可保证操作时数据的独立性，抗干扰能力也好。
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