公开(公告)号：CN1777037A

公开(公告)日：2006-05-24

申请号：CN200510111069.2

申请日：2005-12-01

Applicant: 复旦大学

Inventor： 任俊彦 ,  施宇峰 ,  尹文婧 ,  许俊

IPC: H03M1/34 ,  H03M1/36

Abstract: 本发明属集成电路技术领域，具体为一种可抑制比较器失调影响的流水线结构模数转换器。它由采样保持电路、九级流水线模块、末级比较器、时间延迟对齐电路和数字校正电路经电路连接构成。其中，各级流水线模块结构相同，均由余量增益电路、子模数转换器和子数模转换器组成；余量增益电路采用逐级递减原则按比例设计。末级比较器用于校正第9级流水线模块中比较器失调引起的误差。这样，9级子模数转换器和一个比较器共输出19位数据，经过时间延迟电路后得19位同步数据，再经过数字校正电路后得到最后10位量化数据输出。本发明大大提高了模数转换器性能的稳定性。

公开(公告)号：CN100574112C

公开(公告)日：2009-12-23

申请号：CN200510111069.2

申请日：2005-12-01

Applicant: 复旦大学

Inventor： 任俊彦 ,  施宇峰 ,  尹文婧 ,  许俊

IPC: H03M1/34 ,  H03M1/36

Abstract: 本发明属集成电路技术领域，具体为一种可抑制比较器失调影响的流水线结构模数转换器。它由采样保持电路、九级流水线模块、末级比较器、数据延迟对齐电路和数字校正电路经电路连接构成。其中，各级流水线模块结构相同，均由余量增益电路、子模数转换器和子数模转换器组成；余量增益电路采用逐级递减原则按比例设计。末级比较器用于校正第9级流水线模块中比较器失调引起的误差。这样，9级子模数转换器和一个比较器共输出19位数据，经过数据延迟对齐电路后得19位同步数据，再经过数字校正电路后得到最后10位量化数据输出。本发明大大提高了模数转换器性能的稳定性。