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公开(公告)号：CN112418419B
公开(公告)日：2022-10-11
申请号：CN202011306945.8
申请日：2020-11-20
Applicant: 复旦大学
IPC: G06N3/063
Abstract: 本发明属于集成电路设计领域，具体为一种面向神经网络处理的按优先级调度的数据输出电路结构，整体结构主要由四部分组成：用于决定水平方向运算单元数据传输优先级的X‑bus单元模块，用于决定垂直方向运算单元数据传输优先级的Y‑bus单元模块，用于参数填充的后缀配置单元模块，用于与存储单元交互的地址计算单元模块。该电路采用两级总线形式，预先在两级总线上设置数据传输优先级，规范数据传输顺序的同时避免数据堵塞和总线闲置。同时为提升数据复用度和数据访存的效率，本发明设计了更好服务于四维地址计算的地址计算单元，通过内部历史信息表保证数据的有序写回。本发明能够有效的提升神经网络处理中的输出结果传输效率。
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Patent Agency Ranking
公开(公告)号：CN111882051B
公开(公告)日：2022-05-20
申请号：CN202010746509.6
申请日：2020-07-29
Applicant: 复旦大学
IPC: G06N3/063
Abstract: 本发明属于集成电路技术领域，具体为面向神经网络处理的全局广播数据输入电路。本发明电路包括：记录数据接收次数的顶层模块，用于垂直方向上输入数据广播发射的垂直总线模块，用于水平方向上输入数据广播发射的水平总线模块，选中指定运算单元的广播发射模块。该电路采用水平和垂直方向上的两级总线形式，对数据通路进行切割，高并行发送数据的同时，极大降低了单一总线形式下巨大的带宽带来的额外面积开销和功耗开销；同时在广播发射模块中引入运算单元标识号和输入数据标签握手机制，保证输入电路数据发送功能正确的同时，提高数据复用度，减少电路访存次数，提升电路整体能效比。本发明能够有效提升神经网络处理中的输入数据传输效率。
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公开(公告)号：CN112418419A
公开(公告)日：2021-02-26
申请号：CN202011306945.8
申请日：2020-11-20
Applicant: 复旦大学
IPC: G06N3/063
Abstract: 本发明属于集成电路设计领域，具体为一种面向神经网络处理的按优先级调度的数据输出电路结构，整体结构主要由四部分组成：用于决定水平方向运算单元数据传输优先级的X‑bus单元模块，用于决定垂直方向运算单元数据传输优先级的Y‑bus单元模块，用于参数填充的后缀配置单元模块，用于与存储单元交互的地址计算单元模块。该电路采用两级总线形式，预先在两级总线上设置数据传输优先级，规范数据传输顺序的同时避免数据堵塞和总线闲置。同时为提升数据复用度和数据访存的效率，本发明设计了更好服务于四维地址计算的地址计算单元，通过内部历史信息表保证数据的有序写回。本发明能够有效的提升神经网络处理中的输出结果传输效率。
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公开(公告)号：CN111967587B
公开(公告)日：2024-03-29
申请号：CN202010728621.7
申请日：2020-07-27
Applicant: 复旦大学
IPC: G06N3/063 , G06N3/0464 , G06F9/30
Abstract: 本发明为一种构建面向神经网络处理的运算单元阵列结构的方法。由运算单元模块和局部总线模块组成。单个运算单元模块负责完成一维卷积运算，局部总线模块将中间结果向上传输，进行中间结果累加，完成二维卷积的运算，减少中间结果的写回，提升系统整体能效比。运算单元模块内部设置若干个寄存器堆，同时进行多个卷积核的超二维卷积运算，进一步提升数据复用度和减少中间结果的写回。运算单元阵列采用自组织模式，接收来自顶层的控制信号，并由局部总线模块根据相邻运算单元的ID配置自动计算完成二维卷积运算所需要的当前运算单元的空间位置，之后自动完成数据的收发以及相关运算操作，具有一定的自主性。本发明能够较高的提升神经网络处理中计算效率。
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公开(公告)号：CN111967587A
公开(公告)日：2020-11-20
申请号：CN202010728621.7
申请日：2020-07-27
Applicant: 复旦大学
Abstract: 本发明为一种面向神经网络处理的运算单元阵列结构。由运算单元模块和局部总线模块组成。单个运算单元模块负责完成一维卷积运算，局部总线模块将中间结果向上传输，进行中间结果累加，完成二维卷积的运算，减少中间结果的写回，提升系统整体能效比。运算单元模块内部设置若干个寄存器堆，同时进行多个卷积核的超二维卷积运算，进一步提升数据复用度和减少中间结果的写回。运算单元阵列采用自组织模式，接收来自顶层的控制信号，并由局部总线模块根据相邻运算单元的ID配置自动计算完成二维卷积运算所需要的当前运算单元的空间位置，之后自动完成数据的收发以及相关运算操作，具有一定的自主性。本发明能够较高的提升神经网络处理中计算效率。
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公开(公告)号：CN111882051A
公开(公告)日：2020-11-03
申请号：CN202010746509.6
申请日：2020-07-29
Applicant: 复旦大学
IPC: G06N3/063
Abstract: 本发明属于集成电路技术领域，具体为面向神经网络处理的全局广播数据输入电路。本发明电路包括：记录数据接收次数的顶层模块，用于垂直方向上输入数据广播发射的垂直总线模块，用于水平方向上输入数据广播发射的水平总线模块，选中指定运算单元的广播发射模块。该电路采用水平和垂直方向上的两级总线形式，对数据通路进行切割，高并行发送数据的同时，极大降低了单一总线形式下巨大的带宽带来的额外面积开销和功耗开销；同时在广播发射模块中引入运算单元标识号和输入数据标签握手机制，保证输入电路数据发送功能正确的同时，提高数据复用度，减少电路访存次数，提升电路整体能效比。本发明能够有效提升神经网络处理中的输入数据传输效率。
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