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公开(公告)号：CN103425498B
公开(公告)日：2018-07-24
申请号：CN201310363840.X
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于微处理器技术领域，具体涉及一种微处理器的指令存储器及其优化功耗的方法。本发明将指令存储器的位宽扩充为4条指令，并且，相应地对存储器的指令选择逻辑、选择信号、时钟信号进行修改，实现指令存储器的位宽扩展。另外，本发明还针对程序中可能出现的分支导致这种技术性能降低进行了功耗优化处理，保证本发明在有分支的情况下仍然能不差于原始的设计。与现有的架构相比，本发明提供的长指令字指令存储器及优化功耗的方法，能够在几乎不增加硬件开销、并且不影响处理器工作最高频率的情况下，有效地降低大部分嵌入式应用的访存功耗，从而降低整个处理器的功耗。
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公开(公告)号：CN103440225B
公开(公告)日：2018-04-03
申请号：CN201310365649.9
申请日：2013-08-21
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体涉及一种可重构单指令多进程的多核处理器及方法。本发明的可重构单指令多进程多核处理器，基于现有的一个簇状结构、共享内存多核处理器模型，每个簇中包含四个单核和一个共享内存；在此基础上增加如下功能部件：为每个单核增加相应的控制寄存器，增加主核流水线停顿判断逻辑，增加从核指令的选择逻辑，增加片上网络的发包配置逻辑等。单指令多进程方法针对这样的情形，当有若干个核执行相同代码时，将它们组成主从模式，主核执行取指令操作，而从核从主核获取指令，关闭自己的指令存储器，从而减少不必要的指令存储器访问，减小功耗。本发明可以明显降低多核处理器的功耗。
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公开(公告)号：CN105988970B
公开(公告)日：2019-10-01
申请号：CN201510073683.8
申请日：2015-02-12
IPC: G06F15/167
Abstract: 本发明实施例提供了一种共享存储数据的处理器和芯片。该处理器包括共享存储单元、控制器、第一簇和第二簇。其中，第一簇包括第一处理器核，第二簇包括第二处理器核。共享存储单元位于所述第一簇和所述第二簇之间，且能够与第一处理器核或第二处理器核通过总线连接，控制器与第一处理器核和第二处理器核通过总线连接，控制器用于控制第一处理器核将第一处理器核生成的数据写入所述共享存储单元，共享存储单元用于存储第一处理器核生成的数据，控制器还用于控制第二处理器核读取共享存储单元存储的第一处理器核生成的数据。本发明实施例通过增加共享存储单元和控制器，能够缩短簇间访问存储器中的数据的时间。
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公开(公告)号：CN103440225A
公开(公告)日：2013-12-11
申请号：CN201310365649.9
申请日：2013-08-21
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体涉及一种可重构单指令多进程的多核处理器及方法。本发明的可重构单指令多进程多核处理器，基于现有的一个簇状结构、共享内存多核处理器模型，每个簇中包含四个单核和一个共享内存；在此基础上增加如下功能部件：为每个单核增加相应的控制寄存器，增加主核流水线停顿判断逻辑，增加从核指令的选择逻辑，增加片上网络的发包配置逻辑等。单指令多进程方法针对这样的情形，当有若干个核执行相同代码时，将它们组成主从模式，主核执行取指令操作，而从核从主核获取指令，关闭自己的指令存储器，从而减少不必要的指令存储器访问，减小功耗。本发明可以明显降低多核处理器的功耗。
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公开(公告)号：CN103425460A
公开(公告)日：2013-12-04
申请号：CN201310363885.7
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于微处理器技术领域，具体涉及一种低功耗的寄存器堆的写回丢弃方法。本发明以现有微处理器为基础，其步骤包括：对所述微处理器，扩充原有的MIPS指令集，在有冗余位的指令中增加3位的“生命长度”来表征当前寄存器变量将要被几条后续指令使用；在执行级、访存级和对齐级增加“生命长度”调整逻辑，如果当前寄存器变量被后续的指令使用，则将其“生命长度”减小1，一旦发现当前寄存器变量的“生命长度”为0，则将其通过基于选择器-寄存器的屏蔽逻辑丢弃。指令寄存器生命长度静态推测算法由软件工具实现。与现有的架构相比，本发明能够在几乎不增加硬件开销的情况下，有效地发现可以丢弃的寄存器变量，从而降低寄存器堆的功耗和功耗密度。
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Patent Agency Ranking
公开(公告)号：CN103425620B
公开(公告)日：2018-01-12
申请号：CN201310365930.2
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种基于多令牌环的加速器与处理器的耦合结构。该耦合结构包括：内环、外环、处理器、加速器，以及它们之间的三个接口模块；内环和外环，二者相互独立，分别按顺时针和逆时针方向传输数据；源节点（发送数据的处理器或加速器）根据路径最短原则来选择通过内环还是外环将数据传输至目的节点（接收数据的处理器或加速器）。本发明结构支持处理器与处理器之间、处理器与加速器之间以及加速器与加速器之间的数据传输，具有很强的灵活性。一个节点上的加速器可以被挂载在令牌环上的任何一个处理器访问，具有很强的共享性。
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公开(公告)号：CN105988970A
公开(公告)日：2016-10-05
申请号：CN201510073683.8
申请日：2015-02-12
IPC: G06F15/167
Abstract: 本发明实施例提供了一种共享存储数据的处理器和芯片。该处理器包括共享存储单元、控制器、第一簇和第二簇。其中，第一簇包括第一处理器核，第二簇包括第二处理器核。共享存储单元位于所述第一簇和所述第二簇之间，且能够与第一处理器核或第二处理器核通过总线连接，控制器与第一处理器核和第二处理器核通过总线连接，控制器用于控制第一处理器核将第一处理器核生成的数据写入所述共享存储单元，共享存储单元用于存储第一处理器核生成的数据，控制器还用于控制第二处理器核读取共享存储单元存储的第一处理器核生成的数据。本发明实施例通过增加共享存储单元和控制器，能够缩短簇间访问存储器中的数据的时间。
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公开(公告)号：CN103440210A
公开(公告)日：2013-12-11
申请号：CN201310365831.4
申请日：2013-08-21
Applicant: 复旦大学
CPC classification number: Y02D10/13
Abstract: 本发明属于微处理器技术领域，具体为一种异步时钟控制的寄存器堆读隔离方法。本发明基于一个包含基本流水线结构的微处理器构架，在访问寄存器堆流水级时，检测是否需要对寄存器堆进行读操作，如果发现对寄存器堆的读操作是无用的（无用的读操作包括两种情况：指令本身不需要访问寄存器堆，以及所需要的操作数可以通过反馈网络获取），则通过一个局部的异步时钟网络来保持住给寄存器堆的读地址，使之不变，由于寄存器堆的读操作是异步读出，则若地址保持不变，相应的逻辑就不会翻转，从而降低了无用的读寄存器堆功耗。
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公开(公告)号：CN103425620A
公开(公告)日：2013-12-04
申请号：CN201310365930.2
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种基于多令牌环的加速器与处理器的耦合结构。该耦合结构包括：内环、外环、处理器、加速器，以及它们之间的三个接口模块；内环和外环，二者相互独立，分别按顺时针和逆时针方向传输数据；源节点（发送数据的处理器或加速器）根据路径最短原则来选择通过内环还是外环将数据传输至目的节点（接收数据的处理器或加速器）。本发明结构支持处理器与处理器之间、处理器与加速器之间以及加速器与加速器之间的数据传输，具有很强的灵活性。一个节点上的加速器可以被挂载在令牌环上的任何一个处理器访问，具有很强的共享性。
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公开(公告)号：CN103425498A
公开(公告)日：2013-12-04
申请号：CN201310363840.X
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于微处理器技术领域，具体涉及一种微处理器的指令存储器及其优化功耗的方法。本发明将指令存储器的位宽扩充为4条指令，并且，相应地对存储器的指令选择逻辑、选择信号、时钟信号进行修改，实现指令存储器的位宽扩展。另外，本发明还针对程序中可能出现的分支导致这种技术性能降低进行了功耗优化处理，保证本发明在有分支的情况下仍然能不差于原始的设计。与现有的架构相比，本发明提供的长指令字指令存储器及优化功耗的方法，能够在几乎不增加硬件开销、并且不影响处理器工作最高频率的情况下，有效地降低大部分嵌入式应用的访存功耗，从而降低整个处理器的功耗。
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