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公开(公告)号：CN118331387A
公开(公告)日：2024-07-12
申请号：CN202410348908.5
申请日：2024-03-26
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明属于导航领域，具体公开了一种弹载计算机定时精度校准方法，该方法包括以下步骤：弹载计算机待校准时钟fclk_M，经过分频计数分别得到弹地通讯时钟fclk_T和定时器周期T；以地面测试计算机的时钟fclk_G为基准；fclk_G标定fclk_T，计算得到fclk_T的时钟周期误差tα；地面测试计算机通过弹地通讯设备发出“精度补偿命令”；弹载计算机接到命令后，计算得到fclk_M的时钟周期误差tM，将tM作为补偿参数更新到精度补偿模块，完成fclk_M的时钟频率漂移补偿；弹载计算机发送“校准完成”应答，完成一次校准过程；校准后定时器周期为T(1‑tαfclk_T)。本发明实现了弹载计算机在不更换系统定时器晶振的情况下，能有效提高弹载计算机的定时精度，且该方法具有易操作、成本低、灵活性好等优势。
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公开(公告)号：CN114218029A
公开(公告)日：2022-03-22
申请号：CN202111563392.9
申请日：2021-12-20
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/22 , G06F11/267
Abstract: 本发明涉及一种一对多弹上计算机测试系统，属于测试领域。本发明的测试系统包括上位计算机、CPCI数据采集板卡、多路转换调理电路以及1#弹上计算机，……，n#弹上计算机，上位计算机通过CPCI接口连接CPCI数据采集板卡，CPCI数据采集板卡连接多路转换调理电路，多路转换调理电路同时与1#弹上计算机，……，n#弹上计算机连接。多路转换调理电路包括前端电路模块和多路转换电路模块。多路转换电路模块包括多路切换控制部分(1)、被测信号部分(2)、多路开关部分(3)和测试系统部分(4)。通过本发明设计的一对多弹上计算机测试系统实现了一对多的产品性能的测试，降低了在批产阶段测试设备的成本，缩短了调试、试验阶段的时间，提高了测试人员的利用率。
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公开(公告)号：CN120034191A
公开(公告)日：2025-05-23
申请号：CN202510120025.3
申请日：2025-01-25
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明属于信息技术领域，具体涉及一种基于硬件工作模式的自适应帧格式预处理方法，基于PCM传输中的AD芯片采集速率与PCM传输速率，自适应选取最适合当前应用场景的PCM帧格式预处理参数，确定了相应的AD乒乓设计，并在PCM帧格式的烧写和加载过程中对PCM帧格式中的模拟量位置进行自适应处理。本发明提高了遥测数据采集的实时性和可靠性，同时解决了采用多个AD进行乒乓操作时导致的PCM帧内容中模拟量位置紊乱的问题，具有良好的适应性，能够普遍适应不同的AD芯片和不同的PCM传输速率。
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公开(公告)号：CN119024743A
公开(公告)日：2024-11-26
申请号：CN202411111077.6
申请日：2024-08-14
Applicant: 北京计算机技术及应用研究所
IPC: G05B19/042 , G01C21/16 , G01C19/00 , G01P15/18
Abstract: 本发明属于飞行器控制技术领域，具体提出了一种惯性测量装置信息处理系统，包括系统管理处理器、X处理器、Y处理器、Z处理器、陀螺信息采集缓存模块、加速度计信息采集缓存模块、测试系统数字通信模块和飞控计算机数字通信模块，每个处理器配有独立的程序存储器，且通过AXI总线访问共享的BRAM存储空间，陀螺信息采集缓存模块用于获取陀螺输出数据并缓存，加速度计信息采集缓存模块用于获取加速度计数据并缓存。本发明能够解决现有的惯性测量装置信息处理系统硬件体积大、功耗高、处理资源浪费、设计制造成本高、可靠性低的缺陷。
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公开(公告)号：CN117316942A
公开(公告)日：2023-12-29
申请号：CN202311140591.8
申请日：2023-09-06
Applicant: 北京计算机技术及应用研究所
IPC: H01L25/16 , G06F15/78 , H01L23/498 , H01L23/528 , H01L23/538
Abstract: 本发明属于芯片设计领域，公开一种新型的异构多核信息处理SIP模块，包括堆叠的底板、第一层和第二层，第一层处于所述底板和所述第二层之间，底板用于实现SIP模块的外部信号输出，以及电源管脚输入，由引线桥和PGA管脚在封装载板上布局布线而成；第一层包括DSP、FLASH、SDRAM，DSP之间的互连信号在本层内完成，DSP和FPGA之间的互联信号通过桥连表面激光雕刻实现，布线时，FPGA与DSP间的通信接口信号线、地址线、数据线等长且阻抗匹配；第二层包括FPGA及PROM，FPGA和DSP之间的互联信号通过桥连表面激光雕刻输入输出，FPGA引出信号直接到桥连做模块管脚信号。本发明能使产品在有限的体积、重量和功耗的情况下实现更高的信息处理能力，保证产品拥有更高的机动性和实时性。
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Patent Agency Ranking
公开(公告)号：CN114301526A
公开(公告)日：2022-04-08
申请号：CN202111562434.7
申请日：2021-12-20
Applicant: 北京计算机技术及应用研究所
IPC: H04B10/25 , H04B10/073
Abstract: 本发明涉及一种基于PXIe的一对多光纤通讯板卡，属于测试领域。本发明本发明的板卡包括连接器接口(1)、RS422通信部分(2)、开关量部分(3)、光模块部分(4)、多路转换模块部分(5)、核心控制器(6)和PXIe接口(7)。通过本发明设计的一基于PXIe的一对多光纤通讯(SRIO)板卡实现了一对多的光纤通讯功能的测试，降低了在批产阶段测试设备的成本，缩短了调试、试验阶段的时间，提高了测试人员的利用率。
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公开(公告)号：CN118260230A
公开(公告)日：2024-06-28
申请号：CN202410257602.9
申请日：2024-03-07
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种具有跨RS485总线快速转发数据功能的HDLC通信控制器，属于嵌入式技术领域，所述HDLC通信控制器包括二次电源、SOC芯片、3路RS485接收电路以及发送电路，二次电源用于保证SOC芯片和接口电路正常供电；SOC芯片包括ARM处理器与FPGA，其中FPGA通过HDLC软核实现本地RS485总线数据收发及跨总线数据转发。HDLC软核可通过静态参数传递配置数据位宽、缓存深度、总线数量等参数。本发明可以完全正确运行在国产SOC内，实现了专用ASIC的国产化替代；FPGA内HDLC软核设计灵活、使用方便，具有集成度高、维护简单等优点。同时，本发明还可以实现一主总线、多从总线的数据转发，在转发时间上做到了快速响应，大大提高了数据转发效率。
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公开(公告)号：CN117539326A
公开(公告)日：2024-02-09
申请号：CN202311443910.2
申请日：2023-11-01
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明属于惯导技术领域，涉及一种惯导系统与弹载计算机时钟同步系统及方法，所述方法包括以下步骤：以弹载计算机的时钟为基准，产生对时脉冲信号；惯导系统实时监测对时脉冲信号，FPGA获得对时脉冲信号ΔT内对应的时钟周期数；ARM接收ΔT内FPGA记录的时钟周期数；弹载计算机的ΔT作为实际值，惯导系统的ΔT作为理论值，将两者对应FPGA中的时钟周期数求差；根据两者差值，ARM设置惯导系统ΔT内定时器timer的调整幅度和调整次数寄存器的值；FPGA调整惯导系统与弹载计算机的ΔT时间长度一致。该方法保证惯导系统输出信息与对时同步信号的对齐，以及与弹载计算机内部时钟的同步；本发明确保弹载计算机实时接收惯导系统的测量值，及时下发相应的控制指令，有效提高制导精度。
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公开(公告)号：CN117311216A
公开(公告)日：2023-12-29
申请号：CN202311243523.4
申请日：2023-09-25
Applicant: 北京计算机技术及应用研究所
IPC: G05B19/042 , G01P15/18 , G01P15/08
Abstract: 本发明属于数字滤波技术领域，公开了一种高精度悬丝加速度计数据采集装置和方法，该装置包括模拟电路模块、数字电路模块及电源管理电路模块，外部模拟信号经过模拟电路模块进行模数转换，再将转换后的数字量输出给数字电路模块的FPGA进行解算；模拟电路模块包括悬丝加速度计输出单元、模拟信号调理单元、A/D转换单元，悬丝加速度计输出单元输出电流信号，模拟信号调理单元将三路加速度计输出的电流信号转化为电压信号，A/D转换单元将模拟信号调理单元输入的电压值进行数字化。本发明解决了石英加速度计抗振性差和MEMS加速度计精度低等问题，同时提供平滑滤波法处理原始采样数据，解决了因模拟电路实现滤波成本高和电路结构复杂等问题。
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公开(公告)号：CN114896186B
公开(公告)日：2023-09-26
申请号：CN202210564575.0
申请日：2022-05-23
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于预训练的FPGA与外部总线数据交互方法，属于信息技术领域。本发明考虑了FPGA在不同的工作温度、布局布线等环境条件给芯片电路传输延时带来的影响，基于粗、细两个查找表迭代使用，对当前总线的最佳延时参数进行并行搜索。所提的基于预训练的FPGA与外部总线数据交互机制，相比于常规的FPGA与外部总线数据交互方法，提高了FPGA与外部总线通讯的可靠性，降低了其误码率。同时具有良好的适应性，能够普遍适应不同接口速率的总线，通过对粗、细查找表的自适应选择，对当前总线的最佳延时值进行快速且精确的搜索。
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