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公开(公告)号：CN115426003A
公开(公告)日：2022-12-02
申请号：CN202210981657.5
申请日：2022-08-15
Applicant: 北京理工大学
Abstract: 本发明公开的一种基于LDPC信道编码的码字分集跳频抗干扰方法，属于通信信号处理领域。本发明在原有的跳频通信系统基础上，采用LDPC码作为信道编码码字方案，在多个信道中传输完全相同的发送信息分集副本。接收端针对接收信号的多个副本进行干扰检测，以确定受干扰比特位置，并将对应的比特所携带的软信息擦除置零。然后，各组比特通过相干合并得到译码器输入，以此优化原有的比特初始先验概率信息，进而提升译码可靠性。借助分集合并，该方法能够减小因信道非理想特性带来的信号损失影响，并通过增加分集集数，能够达到近似理论极限的误码率性能。本发明适用通信等领域，用以抑制干扰影响，提升译码可靠性。
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Patent Agency Ranking
公开(公告)号：CN115426003B
公开(公告)日：2023-09-26
申请号：CN202210981657.5
申请日：2022-08-15
Applicant: 北京理工大学
Abstract: 本发明公开的一种基于LDPC信道编码的码字分集跳频抗干扰方法，属于通信信号处理领域。本发明在原有的跳频通信系统基础上，采用LDPC码作为信道编码码字方案，在多个信道中传输完全相同的发送信息分集副本。接收端针对接收信号的多个副本进行干扰检测，以确定受干扰比特位置，并将对应的比特所携带的软信息擦除置零。然后，各组比特通过相干合并得到译码器输入，以此优化原有的比特初始先验概率信息，进而提升译码可靠性。借助分集合并，该方法能够减小因信道非理想特性带来的信号损失影响，并通过增加分集集数，能够达到近似理论极限的误码率性能。本发明适用通信等领域，用以抑制干扰影响，提升译码可靠性。
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公开(公告)号：CN105337635B
公开(公告)日：2018-01-16
申请号：CN201510809698.6
申请日：2015-11-20
Applicant: 北京理工大学
IPC: H04B1/707 , H04B1/7075 , H04L1/00
Abstract: 本发明涉及通信技术领域，具体涉及一种扩频序列解扩方法和系统。该方法根据本地伪随机序列的本原多项式及约束方程组，建立本地伪随机序列的因子图，基于因子图模型完成了扩频序列的码捕获和码跟踪，本发明提出的一种扩频序列解扩方法，能实现基于因子图模型的码捕获和码跟踪，具有能纠正接收码片错误的能力，并且能直接输出每组扩频码对应码元的概率信息，较传统解扩计算方法，本发明提出的解扩计算方法具有的纠正接收码片错误的能力能提高解扩的成功率，并且能直接输出后续译码步骤需要的码元概率信息，能减少后续将解扩结果转化为码元概率信息的步骤。
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公开(公告)号：CN105512439B
公开(公告)日：2018-07-06
申请号：CN201610035297.4
申请日：2016-01-19
Applicant: 北京理工大学
IPC: G06F17/50
Abstract: 本发明提供了一种模拟译码电路设计方法及系统，所述方法包括：S1.根据预设校验矩阵建立因子图模型；根据因子图模型建立对应的模拟译码电路；S2.根据预设电路设计要求以及相应公式设计和积模块电路的输入参数；S3.获取和积模块电路的相关失配参数和相关延迟参数；S4.根据相关失配参数和相关延迟参数进行考虑失配效应和电路动态行为影响因素的模拟译码电路模型的计算过程，得到BER性能仿真结果；S5.判断仿真结果是否满足预设要求，若是则结束流程；否则修改步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。本发明能够将设计输入参数和系统级别特性联系起来，因此能够为电路设计提供优化指导。
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公开(公告)号：CN105337635A
公开(公告)日：2016-02-17
申请号：CN201510809698.6
申请日：2015-11-20
Applicant: 北京理工大学
IPC: H04B1/707 , H04B1/7075 , H04L1/00
Abstract: 本发明涉及通信技术领域，具体涉及一种扩频序列解扩方法和系统。该方法根据本地伪随机序列的本原多项式及约束方程组，建立本地伪随机序列的因子图，基于因子图模型完成了扩频序列的码捕获和码跟踪，本发明提出的一种扩频序列解扩方法，能实现基于因子图模型的码捕获和码跟踪，具有能纠正接收码片错误的能力，并且能直接输出每组扩频码对应码元的概率信息，较传统解扩计算方法，本发明提出的解扩计算方法具有的纠正接收码片错误的能力能提高解扩的成功率，并且能直接输出后续译码步骤需要的码元概率信息，能减少后续将解扩结果转化为码元概率信息的步骤。
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公开(公告)号：CN105512439A
公开(公告)日：2016-04-20
申请号：CN201610035297.4
申请日：2016-01-19
Applicant: 北京理工大学
IPC: G06F17/50
CPC classification number: G06F17/5063 , G06F17/5036
Abstract: 本发明提供了一种模拟译码电路设计方法及系统，所述方法包括：S1.根据预设校验矩阵建立因子图模型；根据因子图模型建立对应的模拟译码电路；S2.根据预设电路设计要求以及相应公式设计和积模块电路的输入参数；S3.获取和积模块电路的相关失配参数和相关延迟参数；S4.根据相关失配参数和相关延迟参数进行考虑失配效应和电路动态行为影响因素的模拟译码电路模型的计算过程，得到BER性能仿真结果；S5.判断仿真结果是否满足预设要求，若是则结束流程；否则修改步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。本发明能够将设计输入参数和系统级别特性联系起来，因此能够为电路设计提供优化指导。
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