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公开(公告)号：CN116487422A
公开(公告)日：2023-07-25
申请号：CN202310505301.9
申请日：2023-05-06
Abstract: 本发明公开了一种基于高K界面层的高性能和高可靠性FeFET器件，其针对铪锆氧(HZO)基铁电场效应晶体管提出一种将SiO2绝缘界面层替换成更高介电常数K的绝缘材料如SiON、HfON、ZrO2等的技术方案，以高K材料作为绝缘界面层的FeFET中，高K界面层的存在提高了铁电层的分压，提升了铁电层的剩余极化强度，增大了FeFET的记忆窗口和一定读取电压下的高低电流比，降低了绝缘界面层自身承担的电场强度，减小了绝缘界面层被击穿导致器件损坏的概率，提高了器件的耐久性。
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公开(公告)号：CN115425965A
公开(公告)日：2022-12-02
申请号：CN202211366929.7
申请日：2022-11-03
Applicant: 之江实验室
IPC: H03K19/20 , G06F30/34 , G06F30/343
Abstract: 本说明书公开了一种可重构逻辑门电路及电路的控制方法，可以通过更改第一脉冲的频率、第二脉冲的方向，以及直流电压的大小等电学操作，使得可重构逻辑电路的逻辑状态在第一逻辑状态和第二逻辑状态之间进行切换，从而使得一个逻辑电路可以作为两种不同的逻辑电路使用，进而可以提高硬件资源的利用率，并降低了硬件设备的成本。
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公开(公告)号：CN114024546A
公开(公告)日：2022-02-08
申请号：CN202210021493.1
申请日：2022-01-10
Applicant: 之江实验室
IPC: H03K19/082 , H03K19/20 , H03K19/21
Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。
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公开(公告)号：CN116593853A
公开(公告)日：2023-08-15
申请号：CN202310579078.2
申请日：2023-05-19
IPC: G01R31/26
Abstract: 本发明公开了一种提取晶体管器件热特性参数的简单量测方法，通过高时间分辨率快速测试获得晶体管器件小于等于1ns上升沿时间开启后由于自热效应导致的漏极电流退化与时间的关系，基于漏极电流的温度敏感性标定器件沟道温度变化；根据一阶电路全响应方程拟合晶体管器件沟道温度与时间的关系获得热时间常数；利用沟道温度与器件功率的变化关系求解热阻参数，进而获得热容参数。本发明通过高时间分辨率快速测试可以捕捉晶体管器件热饱和全过程，基于一阶电路全响应方程能够准确拟合器件沟道加热过程的热时间常数，并提取热阻、热容参数，是直接评估器件自热效应的有效方法，热特性参数的准确提取能够为电路设计提供参考依据，优化器件热阻抗设计。
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公开(公告)号：CN114024546B
公开(公告)日：2022-05-10
申请号：CN202210021493.1
申请日：2022-01-10
Applicant: 之江实验室
IPC: H03K19/082 , H03K19/20 , H03K19/21
Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。
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Patent Agency Ranking
公开(公告)号：CN116593853B
公开(公告)日：2024-03-26
申请号：CN202310579078.2
申请日：2023-05-19
IPC: G01R31/26
Abstract: 本发明公开了一种提取晶体管器件热特性参数的简单量测方法，通过高时间分辨率快速测试获得晶体管器件小于等于1ns上升沿时间开启后由于自热效应导致的漏极电流退化与时间的关系，基于漏极电流的温度敏感性标定器件沟道温度变化；根据一阶电路全响应方程拟合晶体管器件沟道温度与时间的关系获得热时间常数；利用沟道温度与器件功率的变化关系求解热阻参数，进而获得热容参数。本发明通过高时间分辨率快速测试可以捕捉晶体管器件热饱和全过程，基于一阶电路全响应方程能够准确拟合器件沟道加热过程的热时间常数，并提取热阻、热容参数，是直接评估器件自热效应的有效方法，热特性参数的准确提取能够为电路设计提供参考依据，优化器件热阻抗设计。
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公开(公告)号：CN116017986B
公开(公告)日：2023-08-15
申请号：CN202310093328.1
申请日：2023-01-17
Applicant: 之江实验室
Abstract: 本申请涉及一种逻辑门电路，包括：上拉电阻和铁电晶体管，铁电晶体管内部由上至下依次设置有主栅极、沟道和背栅极，其中，沟道的两端分别设置有源极和漏极，主栅极和沟道之间由上至下依次设置有铁电层和界面层，沟道和背栅极之间由上至下依次设置有阻绝氧化层、电荷俘获层和隧穿氧化层；上拉电阻与漏极连接。通过本申请，解决了相关技术中逻辑门电路工作能耗高的问题，降低了逻辑门电路的工作能耗。
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公开(公告)号：CN116017986A
公开(公告)日：2023-04-25
申请号：CN202310093328.1
申请日：2023-01-17
Applicant: 之江实验室
Abstract: 本申请涉及一种逻辑门电路，包括：上拉电阻和铁电晶体管，铁电晶体管内部由上至下依次设置有主栅极、沟道和背栅极，其中，沟道的两端分别设置有源极和漏极，主栅极和沟道之间由上至下依次设置有铁电层和界面层，沟道和背栅极之间由上至下依次设置有阻绝氧化层、电荷俘获层和隧穿氧化层；上拉电阻与漏极连接。通过本申请，解决了相关技术中逻辑门电路工作能耗高的问题，降低了逻辑门电路的工作能耗。
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公开(公告)号：CN115425965B
公开(公告)日：2023-02-17
申请号：CN202211366929.7
申请日：2022-11-03
Applicant: 之江实验室
IPC: H03K19/20 , G06F30/34 , G06F30/343
Abstract: 本说明书公开了一种可重构逻辑门电路及电路的控制方法，可以通过更改第一脉冲的频率、第二脉冲的方向，以及直流电压的大小等电学操作，使得可重构逻辑电路的逻辑状态在第一逻辑状态和第二逻辑状态之间进行切换，从而使得一个逻辑电路可以作为两种不同的逻辑电路使用，进而可以提高硬件资源的利用率，并降低了硬件设备的成本。
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公开(公告)号：CN115112990B
公开(公告)日：2023-01-10
申请号：CN202211053789.8
申请日：2022-08-31
Abstract: 本发明公开一种用于提取铁电材料动态阻尼因子的方法，所述方法通过对待测铁电器件施加脉冲电压信号，读取铁电层电流和电压反馈信号，通过积分计算获得铁电极化强度，结合朗道·卡拉特尼科夫方程，消除朗道·德文希尔系数，得到朗道·卡拉特尼科夫简化方程；基于朗道·卡拉特尼科夫简化方程计算不同极化强度对应的阻尼因子。本发明方法通过朗道·卡拉特尼科夫方程和简化方程可以获得独立于测试频率和极化强度的动态阻尼因子，并且修正朗道·卡拉特尼科夫方程消除了未知朗道·德文希尔系数带来的不确定性，是评估铁电动态翻转特性的有效方法。
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