基于FPGA的核安全级控制站无扰增量下装方法和系统

    公开(公告)号:CN119717621A

    公开(公告)日:2025-03-28

    申请号:CN202411868378.3

    申请日:2024-12-18

    Abstract: 本申请公开了一种基于FPGA的核安全级控制站无扰增量下装方法和系统,涉及控制站无扰增量下装设计领域,该方法包括:通过工程师站上接收新版本组态,通过工程师站生成增量下装包,执行增量下装,维护接口模块接收增量下装包并对增量下装包进行解析,得到目的地址;根据目的地址进行维护接口模块、控制器、输入类模块和输出类模块配置信息的更新;对目标模块进行增量下装,在控制器新版本组态正确执行时,通过工程师站发送二次确认,当工程师站发送二次确认后,执行主从切换,按照新版本组态执行,总线输出,实现了核工业控制站要进行升级或者增量下装,能够无扰输出进行在线增量下装,并在增量下装完成后按照新组态运行。

    一种基于FPGA的非安全级可信系统及其使用方法

    公开(公告)号:CN119691727A

    公开(公告)日:2025-03-25

    申请号:CN202411832652.1

    申请日:2024-12-13

    Abstract: 本申请公开了一种基于FPGA的非安全级可信系统及其使用方法,涉及非安全级可信系统技术领域,该系统中包括:存储启动数据的第一非易失性存储器以及存储配置数据的第二非易失性存储器,第一非易失性存储器和第二非易失性存储器分别通过第一模拟电子开关和第二模拟电子开关分别与CPU芯片和FPGA板卡通信连接;通过FPGA板卡控制第一模拟电子开关和第二模拟电子开关,以获取启动数据和配置数据,根据二者分别进行哈希值的计算、存储以及哈希值校验,最后根据校验结果控制CPU芯片的启动和复位。本申请提供的上述方案采用了基于FPGA技术的硬件架构来实现主要的控制和通信功能,对网络恶意攻击提供更好的防护。

    一种安全级网关通信模块智能配置通信总线的方法

    公开(公告)号:CN108170116A

    公开(公告)日:2018-06-15

    申请号:CN201711189341.8

    申请日:2017-11-24

    Abstract: 本发明属于安全级控制系统通信技术领域,具体涉及一种安全级网关通信模块智能配置通信总线的方法。包括以下步骤:第一步:系统在下装模式时,通过工程师站智能配置网关通信模块的通信总线,预先定义该总线的令牌收发时隙;第二步:系统启动运行后,网关通信模块加入该总线的令牌环时隙,在收发时隙内与控制器模块进行数据通信;第三步:若系统在运行过程中,根据实际工程需求需重新配置通信方式,则可在维护模式下同样通过工程师站重新给网关通信模块配置为另一种通信总线。本发明提出的给网关通信模块智能配置通信总线方法能实现可靠通信和智能配置通信总线。

    一种高速故障安全多节点通信网络

    公开(公告)号:CN106789520A

    公开(公告)日:2017-05-31

    申请号:CN201611217579.2

    申请日:2016-12-26

    Abstract: 本发明属于工业安全级产品控制系统互联及数据传输领域,具体涉及应用于多个模块间高速数据通信系统的一种高速故障安全多节点通信网络。高速故障安全多节点通信网络是基于IEEE 802.17协议定义的弹性分组环RPR技术的安全通信网络;高速故障安全多节点通信网络将弹性分组环RPR的通信机制进行如下改进,形成自定义的通信协议。通过本方法,与服务器/客户机模型相比,数据生产者不用为每个消费者都发送一份数据,而是只为所有数据消费者发送一份数据,显然能够最大幅度的减少数据流量。

    一种基于FPGA技术的核安全级智能仿真验证平台的实现方法

    公开(公告)号:CN106773785B

    公开(公告)日:2020-02-18

    申请号:CN201611217358.5

    申请日:2016-12-26

    Abstract: 本发明提供一种基于FPGA技术的核安全级仪控系统的智能仿真验证平台的实现方法,其步骤如下:第一步:基于FPGA技术,按照核电站安全级仪控系统的硬件设备搭建仿真验证平台,给所有硬件板卡分配唯一的站号和槽位号;第二步:根据板卡被分配的站号和槽位号,配置各板卡参数、输入向量,仿真验证平台能够模拟实际核电站安全级仪控系统中一个板卡或多板卡的情况;第三步:搭建每个槽位对应板卡的波形窗口,输入输出信号波形分组化,进而形成一个闭环的仿真验证平台;第四步:启动仿真验证平台进行验证。本发明能够真实模拟实际核电站的核仪控系统,既能满足稳定性、可靠性和安全性,又能实现智能仿真验证。

    一种令牌总线时隙预定义方法

    公开(公告)号:CN106656711B

    公开(公告)日:2019-06-18

    申请号:CN201611218763.9

    申请日:2016-12-26

    Abstract: 本发明提供一种令牌总线时隙预定义方法,其系统预先定义令牌总线时隙优先级,每个单元通过接收的报文,判定当前占用总线的单元、时隙及占用时隙的先后顺序,并计算出自己占用的总线时隙,依次占用总线发送报文。采用本发明提出的总线时隙预定义的存储工作模式,总线上所有单元能够通过接收报文的个数及时间,判断当前占用总线的单元及时隙,按照预定义总线时隙优先级顺序发送报文。本发明提出的令牌总线时隙预定义通信方法即可实现可靠通信,又可加快通信响应并缩短交互时间。

    一种基于FPGA的浮点数对数函数实现方法

    公开(公告)号:CN108170402A

    公开(公告)日:2018-06-15

    申请号:CN201711189101.8

    申请日:2017-11-24

    Abstract: 本发明属于工业控制技术领域,具体涉及一种基于FPGA的浮点数对数函数实现方法。对于任意一个求以a为底X的对数,a为已知参数,X为输入,利用换底公式将任意对数化为以2为底的对数;求log2X:IEEE754标准中,一个规格化32位的浮点数X的真值表示为:X=(‑1)S×(1.M)×2e,其中e=E‑127,S表示浮点数X的754格式的符号位,M表示尾数位,E表示浮点数X的754格式的阶码;假定log2(1.M)=L,则1.M=2L,通过两边不断求平方,逐步求出所有的L值;通过以上过程,求对数函数已经转化为硬件易于实现的形式,用verilog硬件描述语言描述上述过程在FPGA平台上实现。直接采用对浮点数求对数函数,运算步骤简单。运算过程不需要定点数和浮点数的相互转化,运算周期短,相应时间快。

    一种令牌总线时隙预定义方法

    公开(公告)号:CN106656711A

    公开(公告)日:2017-05-10

    申请号:CN201611218763.9

    申请日:2016-12-26

    CPC classification number: H04L12/40156 H04L12/40006

    Abstract: 本发明提供一种令牌总线时隙预定义方法,其系统预先定义令牌总线时隙优先级,每个单元通过接收的报文,判定当前占用总线的单元、时隙及占用时隙的先后顺序,并计算出自己占用的总线时隙,依次占用总线发送报文。采用本发明提出的总线时隙预定义的存储工作模式,总线上所有单元能够通过接收报文的个数及时间,判断当前占用总线的单元及时隙,按照预定义总线时隙优先级顺序发送报文。本发明提出的令牌总线时隙预定义通信方法即可实现可靠通信,又可加快通信响应并缩短交互时间。

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