公开(公告)号：CN116627894A

公开(公告)日：2023-08-22

申请号：CN202310893529.X

申请日：2023-07-20

Applicant: 之江实验室 ,  中国科学院计算技术研究所

Inventor： 周珏磊 ,  苗田 ,  王郁杰 ,  王颖 ,  王小航 ,  韩银和

IPC: G06F15/78

Abstract: 本申请涉及一种介质访问控制层、通信方法和系统，其中，介质访问控制层包括：数据链路协议桥模块，用于建立所述片内通信接口和所述片间通信接口之间的逻辑数据链路；介质访问控制器模块，用于将所述片内通信接口数据编码为所述片间通信接口的规格所对应的帧数据，并将所述帧数据传输至所述片间通信接口；配置模块，用于接收并解析所述数据链路协议桥模块传输的配置包，以配置所述片间通信接口。本申请解决了介质访问控制层无法兼容市面上的各种不同规格的片间通信接口，导致无法复用的问题。

公开(公告)号：CN118019356A

公开(公告)日：2024-05-10

申请号：CN202311628133.9

申请日：2023-11-30

Applicant: 中国科学院计算技术研究所

Inventor： 苗田 ,  王郁杰 ,  王梦迪 ,  王颖 ,  韩银和

IPC: H10B80/00 ,  H01L25/065 ,  H01L23/538 ,  H01L21/60 ,  H01L21/50

Abstract: 本发明提出一种芯片、芯片制备方法，该芯片包含：一基板，由拼接分布的多个DRAM模块构成，每一所述DRAM模块为单层或多层DRAM；多个逻辑模块，每一所述所述DRAM模块配置至少一所述逻辑模块，放置于所述DRAM基板上层。本发明将多个DRAM模块拼接直接作为逻辑模块互联的基板，能够充分利用DRAM模块本身易实现的多层结构实现逻辑模块高密度、低延时互联。

公开(公告)号：CN116627894B

公开(公告)日：2023-10-20

申请号：CN202310893529.X

申请日：2023-07-20

Applicant: 之江实验室 ,  中国科学院计算技术研究所

Inventor： 周珏磊 ,  苗田 ,  王郁杰 ,  王颖 ,  王小航 ,  韩银和

IPC: G06F15/78

Abstract: 本申请涉及一种介质访问控制层、通信方法和系统，其中，介质访问控制层包括：数据链路协议桥模块，用于建立所述片内通信接口和所述片间通信接口之间的逻辑数据链路；介质访问控制器模块，用于将所述片内通信接口数据编码为所述片间通信接口的规格所对应的帧数据，并将所述帧数据传输至所述片间通信接口；配置模块，用于接收并解析所述数据链路协议桥模块传输的配置包，以配置所述片间通信接口。本申请解决了介质访问控制层无法兼容市面上的各种不同规格的片间通信接口，导致无法复用的问题。

公开(公告)号：CN119513000A

公开(公告)日：2025-02-25

申请号：CN202411501478.2

申请日：2024-10-25

Applicant: 中国科学院计算技术研究所

Inventor： 苗田 ,  王郁杰 ,  周珏磊 ,  王颖 ,  韩银和

IPC: G06F13/38 ,  G06F13/40 ,  G06F9/54

Abstract: 本发明提供了一种支持芯粒间多种互连拓扑的接口系统和通信方法，接口系统包括仲裁模块，用于执行仲裁操作，得到仲裁信息，包括：根据对片间通道进行分组仲裁以适应当下的芯粒互连拓扑形式，进而得到分组仲裁结果，对片内待传输的信号做仲裁以指定子通道进行信号传输，得到传输组别仲裁结果，不同的分组子通道能用于连接同一其他芯粒或者多个不同的其他芯粒；配置模块，用于根据分组仲裁结果，对片间通道进行分组配置等配置操作；片间通道模块，用于通过片间通道传输信号，包括：根据传输组别仲裁结果中指定的子通道传输对应的数据包；本发明可让芯粒在每个方向上就可以与多芯粒进行互连，由此适应丰富的片间互联拓扑形式、提高片间通道的利用率。