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公开(公告)号：CN100476694C
公开(公告)日：2009-04-08
申请号：CN200710175336.1
申请日：2007-09-28
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32 , G06F1/04 , G06F15/163
CPC classification number: G06F1/3203 , G06F1/12 , G06F1/324 , Y02D10/126
Abstract: 本发明公开了一种多核处理器及其变频装置和核间同步通信方法。多核处理器中每个处理器核包括一变频装置，该装置包括一多位状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一门控时钟电路。在工作时，公共原始时钟送入每个处理器核的变频装置，变频装置实时读取相应处理器核的变频系数寄存器的值以及来自其它处理器核的数据发送有效信号，通过对公共原始时钟进行门控处理，从而完成处理器核的变频功能。其实现多核处理器动态变频功能，每个处理器核可以进行独立的变频系数控制，并且处理器核之间可以保持高效的同步通信，在多核处理器中的不同处理器核上或者SOC中的不同IP模块上，达到降低处理器整体运行功耗，节省电能的目的。
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公开(公告)号：CN101101504A
公开(公告)日：2008-01-09
申请号：CN200710120376.6
申请日：2007-08-16
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开了一种处理器及其降频装置和方法。该降频装置包括一多位状态转换机，一多路选择器，一降频系数寄存器，以及一门控时钟电路。该降频装置接收原始时钟并实时读取降频系数寄存器的值，通过对原始时钟进行门控处理，从而完成对原始时钟的降频功能。采用本发明的处理器时钟降频装置和方法可以以简单的数字逻辑电路和很小的代价实现处理器核的动态降频功能，并且降频效果具有间隔粒度小，实时性高的特点，从而非常适合在各种通用处理器、嵌入式处理器以及SOC中进行应用，达到降低处理器平均运行功耗，节省电能的目的。
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公开(公告)号：CN101566669B
公开(公告)日：2011-06-01
申请号：CN200810104816.3
申请日：2008-04-24
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3185
Abstract: 本发明公开了本发明公开了一种半导体集成电路装置及其可靠性测试装置和测试方法。该电路装置包括一个二选一电路模块，三个触发器以及一个表决器。其在实现存储节点三模冗余的同时实现了扫描触发器的功能，以简单的数字逻辑电路和较小的代价，提高半导体集成电路芯片的可靠性和可测性。
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Patent Agency Ranking
公开(公告)号：CN100405289C
公开(公告)日：2008-07-23
申请号：CN200510053606.2
申请日：2005-03-08
Applicant: 中国科学院计算技术研究所
IPC: G06F7/52
Abstract: 本发明涉及一种浮点乘法器及其兼容双精度和双单精度计算的方法，包括双单精度连续编码填充单元，第一选择器，基2的波茨编码器，13:2的压缩树，14:2的压缩树，48比特加法器，4:2的压缩复合树，第二选择器，106比特加法器，48比特单精度舍入和规格化单元，106比特双精度舍入和规格化单元以及双精度和双单精度指数处理单元，本发明中浮点乘法器的双单精度复用了双精度的数据通路进行计算，包括基2的波茨编码器，乘法树的压缩，106比特加法器以及106比特双精度舍入规格化单元。在增加尽量少硬件的情况下，单精度乘法指令执行速度达到普通浮点乘法器的2倍，每拍可得到两个单精度浮点乘法结果，或者一个双精度乘法的结果。
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公开(公告)号：CN1831753A
公开(公告)日：2006-09-13
申请号：CN200510053606.2
申请日：2005-03-08
Applicant: 中国科学院计算技术研究所
IPC: G06F7/52
Abstract: 本发明涉及一种浮点乘法器及其兼容双精度和双单精度计算的方法，包括双单精度连续编码填充单元，第一选择器，基2的波茨编码器，13∶2的压缩树，14∶2的压缩树，48比特加法器，4∶2的压缩复合树，第二选择器，106比特加法器，48比特单精度舍入和规格化单元，106比特双精度舍入和规格化单元以及双精度和双单精度指数处理单元，本发明中浮点乘法器的双单精度复用了双精度的数据通路进行计算，包括基的波茨编码器，乘法树的压缩，106比特加法器以及106比特双精度舍入规格化单元。在增加尽量少硬件的情况下，单精度乘法指令执行速度达到普通浮点乘法器的2倍，每拍可得到两个单精度浮点乘法结果，或者一个双精度乘法的结果。
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公开(公告)号：CN101566669A
公开(公告)日：2009-10-28
申请号：CN200810104816.3
申请日：2008-04-24
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3185
Abstract: 本发明公开了一种半导体集成电路装置及其可靠性测试装置和测试方法。该电路装置包括一个二选一电路模块，三个触发器以及一个表决器。其在实现存储节点三模冗余的同时实现了扫描触发器的功能，以简单的数字逻辑电路和较小的代价，提高半导体集成电路芯片的可靠性和可测性。
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公开(公告)号：CN100517181C
公开(公告)日：2009-07-22
申请号：CN200710120376.6
申请日：2007-08-16
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开了一种处理器及其降频装置和方法。该降频装置包括一多位状态转换机，一多路选择器，一降频系数寄存器，以及一门控时钟电路。该降频装置接收原始时钟并实时读取降频系数寄存器的值，通过对原始时钟进行门控处理，从而完成对原始时钟的降频功能。采用本发明的处理器时钟降频装置和方法可以以简单的数字逻辑电路和很小的代价实现处理器核的动态降频功能，并且降频效果具有间隔粒度小，实时性高的特点，从而非常适合在各种通用处理器、嵌入式处理器以及SOC中进行应用，达到降低处理器平均运行功耗，节省电能的目的。
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公开(公告)号：CN101135929A
公开(公告)日：2008-03-05
申请号：CN200710175336.1
申请日：2007-09-28
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32 , G06F1/04 , G06F15/163
CPC classification number: G06F1/3203 , G06F1/12 , G06F1/324 , Y02D10/126
Abstract: 本发明公开了一种多核处理器及其变频装置和核间同步通信方法。多核处理器中每个处理器核包括一变频装置，该装置包括一多位状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一门控时钟电路。在工作时，公共原始时钟送入每个处理器核的变频装置，变频装置实时读取相应处理器核的变频系数寄存器的值以及来自其它处理器核的数据发送有效信号，通过对公共原始时钟进行门控处理，从而完成处理器核的变频功能。其实现多核处理器动态变频功能，每个处理器核可以进行独立的变频系数控制，并且处理器核之间可以保持高效的同步通信，在多核处理器中的不同处理器核上或者SOC中的不同IP模块上，达到降低处理器整体运行功耗，节省电能的目的。
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