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公开(公告)号：CN105095094B
公开(公告)日：2018-11-30
申请号：CN201410189589.4
申请日：2014-05-06
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
CPC classification number: G06F12/1027 , G06F3/0608 , G06F3/0619 , G06F3/0647 , G06F3/0652 , G06F3/0664 , G06F3/0685 , G06F12/1009 , G06F2212/1024 , G06F2212/684
Abstract: 本发明实施例提供一种内存管理方法和设备，包括：内存管理器接收内存访问请求，所述内存访问请求携带虚地址；若所述内存管理器在页表缓存TLB和内存中没有查找到所述虚地址对应的页表项，则判断所述虚地址的缺页类型；若所述虚地址的缺页类型为空白页缺页，则所述内存管理器为所述虚地址分配对应的页面，所述空白页缺页是指所述虚地址未被分配对应的页面；所述内存管理器将所述虚地址对应的页表项更新到所述内存和所述TLB中。内存管理器通过判断虚地址的缺页类型，在空白页缺页时并不产生缺页中断，而是为该虚地址分配对应的页面，因此，本实施例的方法能够降低缺页中断发生的次数，从而提高了内存管理效率。
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公开(公告)号：CN108231109A
公开(公告)日：2018-06-29
申请号：CN201711433354.5
申请日：2014-06-09
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G11C11/406
Abstract: 本发明实施例提供了动态随机存取存储器DRAM的刷新方法、设备以及系统。获取DRAM的某一刷新单元的地址以及刷新单元的刷新信息，刷新单元为DRAM中进行一次刷新所包括的存储空间，刷新单元的刷新信息包括刷新单元的刷新周期；将刷新单元的地址以及刷新单元的刷新信息封装为DRAM访问请求，并通过DRAM访问请求将刷新单元的地址以及刷新单元的刷新信息写入到刷新数据空间，刷新数据空间为所述DRAM中预设的，用来存储DRAM中至少一个刷新单元的地址以及所述至少一个刷新单元的刷新信息的存储空间。上述方案可根据刷新单元的刷新信息进行针对性的刷新，解决采用统一周期进行刷新所带来的性能开销以及能耗开销比较大的问题。
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公开(公告)号：CN104516826B
公开(公告)日：2017-11-17
申请号：CN201310462565.7
申请日：2013-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/10
CPC classification number: G06F12/10
Abstract: 本发明公开了一种虚拟大页面与物理大页面的对应方法及装置，涉及计算机应用领域，将虚拟大页面对应到多个离散的物理大页面上，从而使得虚拟大页面能够占用指定的cache set,降低虚拟大页面之间的cache冲突。本发明的具体实施例包括：获取虚拟大页面的颜色配置信息，并根据该虚拟大页面的颜色配置信息获取该虚拟大页面与多个物理大页面的对应关系，其中，颜色配置信息包括虚拟大页面在每个物理大页面中对应的起始物理页面和虚拟大页面在每个物理大页面中对应的物理页面的个数。本发明技术方案主要应用于虚拟大页面与物理大页面的对应流程中。
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公开(公告)号：CN104346293B
公开(公告)日：2017-10-24
申请号：CN201310317746.0
申请日：2013-07-25
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F11/1048
Abstract: 本发明的实施例提供一种混合内存的数据访问方法、模块、处理器及终端设备，涉及计算机领域，能够简化数据访问过程。包括：当待访问数据不在动态随机存取存储器DRAM中时，向内存控制器发送预设出错数据，以便于所述内存控制器根据所述预设出错数据触发处理器产生错误纠正码ECC出错中断，所述待访问数据为数据访问请求中访问的数据；在所述处理器对所述ECC出错中断处理时，所述串接模块将位于非易失性存储器NVM中的所述待访问数据迁移至所述DRAM中。本发明的实施例提供的一种混合内存的数据访问方法、模块、处理器及终端设备，用于混合内存的数据访问。
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公开(公告)号：CN103678155B
公开(公告)日：2016-12-21
申请号：CN201210349302.0
申请日：2012-09-19
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/06
Abstract: 本发明实施例提供一种内存地址映射处理方法及多核处理器，方法包括：多核处理器交替访问内存系统的物理地址中各组第一地址和第二地址，获取与每组第一地址和第二地址对应的第一平均访问延迟，第一地址与第二地址只在相同的两个地址位上对应的取值不同且两个地址位为物理地址各地址位中除行地址位和列地址位之外的地址位；多核处理器根据各第一平均访问延迟，确定物理地址的存储体地址位。本发明实施例提供的内存地址映射处理方法及多核处理器可以方便的获取物理地址到内存系统的存储体bank的地址映射关系，进而可以使用获取的bank地址的映射关系将bank partition应用于实体计算机内存系统，以避免多核处理器共享bank干扰。
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Patent Agency Ranking
公开(公告)号：CN102609254B
公开(公告)日：2015-04-22
申请号：CN201210017962.9
申请日：2012-01-19
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种软硬件结合方式来获取对象级访存行为的方法。该方法通过硬件侦听的方式获取每个访存请求中关于物理地址、读/写、到达时间的信息；获取进程页表信息，实时监控并记录内核更新页表的操作；实时监控进程的动态分配和释放内存的操作，获取对象的虚拟地址空间信息。并通过整合上述信息得到了精确的对象级访存行为，为程序调试和性能调优提供丰富的访存信息。而且该方法不会对程序的执行造成干扰，不会引入额外开销。
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公开(公告)号：CN102541772B
公开(公告)日：2014-11-26
申请号：CN201110451208.1
申请日：2011-12-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种内存总线的信号采集装置，包括：探测缓冲单元，适于采集内存控制器与内存颗粒之间的命令/地址总线和/或数据总线的信号并缓冲输出；和采集单元，适于将所述缓冲输出的信号转化为数据；其中，选择所述探测缓冲单元的输入阻抗，使得当对内存总线进行信号采集时，所述内存总线的信号基本不受影响。所述探测缓冲单元为内存缓冲器或DDRx寄存器；所述采集单元为FPGA、高速示波器或逻辑分析仪。解决了FPGA对内存总线进行信号采集时出现的信号完整性问题，能在不干扰原有内存系统正常运行的前提下，进行有效的内存信号采集的方法。解决了高速示波器和逻辑分析仪其缓存只能存储较短时间间隔内的数据的问题，能够持续捕获并输出。
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公开(公告)号：CN103902467A
公开(公告)日：2014-07-02
申请号：CN201210575114.X
申请日：2012-12-26
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/06
CPC classification number: G06F12/0292 , G06F2212/401
Abstract: 本发明实施例提供一种压缩内存访问控制方法、装置及系统。该方法包括接收内存控制器发送的读请求消息，读请求消息包括待读数据的实际地址；根据待读数据的实际地址，从内存映射关系表中查询得到实际地址对应的物理地址段，内存映射关系表中记录有实际地址与内存芯片的物理地址段的对应关系；从内存芯片中读取物理地址段存储的数据，获得与实际地址对应的待读数据；将待读数据返回至内存控制器。本发明实施例可对压缩内存进行处理，可减少现有压缩内存访问中所带来的带宽资源浪费问题；同时，在内存访问过程中，可使得处理器与内存芯片之间的数据传输以压缩数据形式进行传输，从而可进一步减少内存访问的带宽资源占用。
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公开(公告)号：CN103902462A
公开(公告)日：2014-07-02
申请号：CN201210578708.6
申请日：2012-12-27
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 本发明实施例提供一种内存管理方法、内存管理装置及计算机。本发明内存管理方法，包括：当获取到物理内存页面分配请求时，根据各内存并发操作单元的历史访问信息，选择访问率低的内存并发操作单元，作为待分配的内存并发操作单元；从所述待分配的内存并发操作单元中分配空闲物理内存页面。本发明实施例提高了内存并发操作单元访问的均衡性，达到了优化计算机系统性能的效果。
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公开(公告)号：CN102541772A
公开(公告)日：2012-07-04
申请号：CN201110451208.1
申请日：2011-12-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种内存总线的信号采集装置，包括：探测缓冲单元，适于采集内存控制器与内存颗粒之间的命令/地址总线和/或数据总线的信号并缓冲输出；和采集单元，适于将所述缓冲输出的信号转化为数据；其中，选择所述探测缓冲单元的输入阻抗，使得当对内存总线进行信号采集时，所述内存总线的信号基本不受影响。所述探测缓冲单元为内存缓冲器或DDRx寄存器；所述采集单元为FPGA、高速示波器或逻辑分析仪。解决了FPGA对内存总线进行信号采集时出现的信号完整性问题，能在不干扰原有内存系统正常运行的前提下，进行有效的内存信号采集的方法。解决了高速示波器和逻辑分析仪其缓存只能存储较短时间间隔内的数据的问题，能够持续捕获并输出。
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