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公开(公告)号：CN112600557A
公开(公告)日：2021-04-02
申请号：CN202011487395.4
申请日：2020-12-16
Applicant: 东南大学
IPC: H03M1/10
Abstract: 本发明提供了一种流水线ADC数字域增益校准方法，该方法由流水线高级向低级依次校准，每一级校准首先将该级流水级的输入(Vin)从低到高依次选通所有比较器的阈值电平，每一次选通期间，使用数据选择器将阈值电平对应的两个相邻数字码作为DAC的输入，在DAC输入两种不同数字码的情况下比较该级和后级的总数字输出即可得到理想增益和实际增益的误差。再将所有选通期间的误差送入累加器，得到需要校正的误差平均值，最终通过可编程反馈电容的方式来调整MDAC电路的级间增益，从而减小。本发明针对流水线的极间增益误差，实现了使用数字域判断平均增益误差的功能。采用带可编程反馈电容阵列的开关电容电路，实现了减小平均增益误差的功能。
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公开(公告)号：CN109361390A
公开(公告)日：2019-02-19
申请号：CN201811090115.9
申请日：2018-09-18
Applicant: 东南大学
Abstract: 本发明提供了用于时间交织ADC通道间采样时间误差校正模块，包括参考通道单元、误差检测单元和延时线单元；并提供了相应的校正方法，在误差检测单元的M个单通道之间并行执行校正方法。本发明能够以适度的硬件代价和较低的硬件复杂度完成任意通道数的时间交织ADC的采样时间误差的检测和校准，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。校正方法的算法原理简单，易于实现，降低了电路设计的复杂度和硬件消耗。
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公开(公告)号：CN104811189A
公开(公告)日：2015-07-29
申请号：CN201510247123.X
申请日：2015-05-14
Applicant: 东南大学
IPC: H03L7/08
Abstract: 一种电荷泵锁相环中的电荷泵电路，包括线性区电流镜、充放电电路、复制电路、轨到轨运放电路OP1、RC补偿电路以及两个用于改善动态特性的电容C1及C2。线性区电流镜中通过设置的轨运放电路OP2的共模负反馈作用，使得电流镜和复制电路的电流可以完全镜像，OP1的输入端跨接于充放电电路和复制电路之间，让充放电电路和复制电路的电流完全一致，使得电荷泵的充放电流匹配，电容C1、C2分别位于OP1及OP2的输出上，使运放的输出更稳定。该电荷泵电路工作在1V工作电压下，可实现在0～0.96V输出电压范围内充放电电流精确匹配，并在0.04V～0.95V输出电压范围内充放电电流有极高的平坦度。
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公开(公告)号：CN112564696B
公开(公告)日：2024-03-15
申请号：CN202011489549.3
申请日：2020-12-16
Applicant: 东南大学
IPC: H03L7/085
Abstract: 本发明公开了一种用于延迟锁相环的鉴频鉴相器，包括充电模块、放电模块、时钟模块；充电模块的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST，输出端为高电平脉冲UP、低电平脉冲UPN；放电模块的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST，输出端为高电平脉冲DOWN、低电平脉冲DOWNN；时钟模块的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB，输出端第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块相连，第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块相连。本发明实现了对延迟一个周期的延迟锁相环完成了鉴相。
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公开(公告)号：CN115425975A
公开(公告)日：2022-12-02
申请号：CN202211121315.2
申请日：2022-09-15
Applicant: 东南大学
Abstract: 本发明提供一种用于时间交织ADC的通道间采样时间失配校正方法及系统。本发明可以减小由于通道间的采样时间失配，从而有效提升时间交织ADC的动态性能。本发明通过对待校准通道和参考通道的数字输出作差，并求绝对值之后累加，作为判断采样时间失配大小的相关量，并且通过控制字调节延时线模块，调整采样时间失配大小，根据控制字和相关量的变化进行迭代计算，得到使采样时间失配最小的控制字。本发明中控制字的改变分多个校正阶段进行，每个校正阶段采用不同的校正步长，达到快速逼近最优值的目的。本发明提供的方法可以用较短的校正时间达到较高的校正精度，有效减小采样时间失配，可扩展为任意通道数。
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Patent Agency Ranking
公开(公告)号：CN112511169A
公开(公告)日：2021-03-16
申请号：CN202011484427.5
申请日：2020-12-16
Applicant: 东南大学
IPC: H03M3/00
Abstract: 本发明提供一种基于Sigma‑Delta调制器的对流水线ADC比较器失调和电容失配误差进行动态补偿的系统及方法，包括Sigma‑Delta调制器模块、译码器模块、开关阵列模块。本发明可以抑制由于比较器失调和电容失配产生的谐波失真，从而有效提升流水线ADC的动态性能。本发明提供的方法可移植性强，适用范围广，硬件复杂度低。可用于任意比特数/每流水级及任意流水级数的流水线ADC。
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公开(公告)号：CN112653469B
公开(公告)日：2023-08-01
申请号：CN202011484394.4
申请日：2020-12-16
Applicant: 东南大学
Abstract: 本发明公开了一种混合型SAR‑ADC电路及模数转换方法，属于逐次逼近型模数转换器电路技术领域，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块。本发明在传统SAR‑ADC的基础上使用时间域插值技术将比较器的数量减小至一半，降低了面积及功耗；使用额外的冗余位电容及数字校正技术使每次转换可以容忍模拟电路所带来的正负0.5LSB的失调；利用电压域插值技术实现每次转换输出4bit，每采样一次进行4次转换，最终输出12bit，极大的提升了SAR‑ADC的速率。
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公开(公告)号：CN109361390B
公开(公告)日：2022-06-21
申请号：CN201811090115.9
申请日：2018-09-18
Applicant: 东南大学
Abstract: 本发明提供了用于时间交织ADC通道间采样时间误差校正模块，包括参考通道单元、误差检测单元和延时线单元；并提供了相应的校正方法，在误差检测单元的M个单通道之间并行执行校正方法。本发明能够以适度的硬件代价和较低的硬件复杂度完成任意通道数的时间交织ADC的采样时间误差的检测和校准，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。校正方法的算法原理简单，易于实现，降低了电路设计的复杂度和硬件消耗。
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公开(公告)号：CN112653469A
公开(公告)日：2021-04-13
申请号：CN202011484394.4
申请日：2020-12-16
Applicant: 东南大学
Abstract: 本发明公开了一种混合型SAR‑ADC电路及模数转换方法，属于逐次逼近型模数转换器电路技术领域，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块。本发明在传统SAR‑ADC的基础上使用时间域插值技术将比较器的数量减小至一半，降低了面积及功耗；使用额外的冗余位电容及数字校正技术使每次转换可以容忍模拟电路所带来的正负0.5LSB的失调；利用电压域插值技术实现每次转换输出4bit，每采样一次进行4次转换，最终输出12bit，极大的提升了SAR‑ADC的速率。
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公开(公告)号：CN112564696A
公开(公告)日：2021-03-26
申请号：CN202011489549.3
申请日：2020-12-16
Applicant: 东南大学
IPC: H03L7/085
Abstract: 本发明公开了一种用于延迟锁相环的鉴频鉴相器，包括充电模块、放电模块、时钟模块；充电模块的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST，输出端为高电平脉冲UP、低电平脉冲UPN；放电模块的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST，输出端为高电平脉冲DOWN、低电平脉冲DOWNN；时钟模块的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB，输出端第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块相连，第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块相连。本发明实现了对延迟一个周期的延迟锁相环完成了鉴相。
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