-
公开(公告)号：CN104660222B
公开(公告)日：2017-09-15
申请号：CN201510100786.9
申请日：2015-03-06
Applicant: 东南大学
Abstract: 本发明公开了一种新型电流切换式的D触发器及五分频电路，本发明提供的新型电流切换式的D触发器在数据输入信号D与时钟信号CLK之间加入了一级电流切换控制开关S，与时钟信号CLK一同选择D触发器的采样或保持功能；本发明提供的五分频电路由五个D触发器级联构成，其中控制开关S正确地连接前级D触发器的正向或者反向输出，从而有序控制各级D触发器的切换模式，最后通过电平转换电路将CML电平转换为CMOS电平，得到最终的分频输出。本发明电路结构简单，输出分频信号抖动小，具有较宽的分频范围和50％的输出占空比。
-
公开(公告)号：CN105071805B
公开(公告)日：2018-06-01
申请号：CN201510518075.3
申请日：2015-08-21
Applicant: 东南大学
Abstract: 本发明公开了一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E‑TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。本发明电路结构简单，输出分频信号抖动小，具有较高的工作频率和较宽的分频范围。
-
-
Patent Agency Ranking
公开(公告)号：CN105071805A
公开(公告)日：2015-11-18
申请号：CN201510518075.3
申请日：2015-08-21
Applicant: 东南大学
Abstract: 本发明公开了一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。本发明电路结构简单，输出分频信号抖动小，具有较高的工作频率和较宽的分频范围。
-
公开(公告)号：CN104660222A
公开(公告)日：2015-05-27
申请号：CN201510100786.9
申请日：2015-03-06
Applicant: 东南大学
CPC classification number: H03K3/356121 , H03K23/70
Abstract: 本发明公开了一种新型电流切换式的D触发器及五分频电路，本发明提供的新型电流切换式的D触发器在数据输入信号D与时钟信号CLK之间加入了一级电流切换控制开关S，与时钟信号CLK一同选择D触发器的采样或保持功能；本发明提供的五分频电路由五个D触发器级联构成，其中控制开关S正确地连接前级D触发器的正向或者反向输出，从而有序控制各级D触发器的切换模式，最后通过电平转换电路将CML电平转换为CMOS电平，得到最终的分频输出。本发明电路结构简单，输出分频信号抖动小，具有较宽的分频范围和50％的输出占空比。
-
公开(公告)号：CN104218949B
公开(公告)日：2017-09-15
申请号：CN201410441266.X
申请日：2014-09-01
Applicant: 东南大学
IPC: H03L7/18
Abstract: 本发明公开了一种适用于分数频率合成器的数字ΔΣ调制器结构，包括第一级误差反馈型调制器、反馈路径、第二级误差反馈型调制器以及误差抵消模块；反馈路径的输出与第一级调制器的输出之间的差值经过延迟单元后得到反馈路径的输出；经过噪声抑制增强单元的输入信号与经过滤波处理单元后的扰动信号之间的和值与反馈路径的输出之间的和值作为第一级误差反馈型调制器的输入；第一级误差反馈信号作为第二级误差反馈型调制器的输入；第一级误差反馈型调制器的输出与第二级误差反馈型调制器的输出经过误差抵消模块后得到整个调制器的输出。本发明引入反馈环路，实现了高阶噪声抑制、减小了输出量化电平的数目，降低了整体电路设计复杂度和功耗。
-
公开(公告)号：CN104218949A
公开(公告)日：2014-12-17
申请号：CN201410441266.X
申请日：2014-09-01
Applicant: 东南大学
IPC: H03L7/18
Abstract: 本发明公开了一种适用于分数频率合成器的数字ΔΣ调制器结构，包括第一级误差反馈型调制器、反馈路径、第二级误差反馈型调制器以及误差抵消模块；反馈路径的输出与第一级调制器的输出之间的差值经过延迟单元后得到反馈路径的输出；经过噪声抑制增强单元的输入信号与经过滤波处理单元后的扰动信号之间的和值与反馈路径的输出之间的和值作为第一级误差反馈型调制器的输入；第一级误差反馈信号作为第二级误差反馈型调制器的输入；第一级误差反馈型调制器的输出与第二级误差反馈型调制器的输出经过误差抵消模块后得到整个调制器的输出。本发明引入反馈环路，实现了高阶噪声抑制、减小了输出量化电平的数目，降低了整体电路设计复杂度和功耗。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.019 seconds)
