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Patent Agency Ranking
公开(公告)号：CN105428308B
公开(公告)日：2020-11-17
申请号：CN201510522886.0
申请日：2015-08-24
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 一种制造半导体器件的方法包括：在包括下图案的基板上顺序地形成层间绝缘层和包括第一开口的硬掩模图案；利用硬掩模图案在层间绝缘层中形成暴露下图案的沟槽；形成衬垫层，该衬垫层包括沿着沟槽的侧壁和底表面形成的第一部分以及沿着硬掩模图案的顶表面形成的第二部分；在沟槽中形成暴露衬垫层的第二部分的牺牲图案；利用牺牲图案去除衬垫层的第二部分和硬掩模图案；以及在去除硬掩模图案之后，去除牺牲图案以暴露衬垫层的第一部分。
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公开(公告)号：CN114823706A
公开(公告)日：2022-07-29
申请号：CN202111412771.8
申请日：2021-11-25
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L23/38
Abstract: 提供了能够以芯片级稳定地维持工作温度的垂直非易失性存储器件、包括该存储器件的半导体封装件以及该存储器件的散热方法。该垂直非易失性存储器件包括：衬底，所述衬底上限定有单元阵列区域和扩展区域；垂直沟道结构，所述垂直沟道结构形成在所述衬底上；热电器件，所述热电器件包括形成在所述衬底上的至少两个半导体柱；以及堆叠结构，所述堆叠结构位于所述衬底上。所述堆叠结构包括沿着垂直沟道结构的侧壁和所述至少两个半导体柱的侧壁交替堆叠的栅电极层和层间绝缘层。所述至少两个半导体柱包括通过所述衬底上的导电层彼此电连接的n型半导体柱和p型半导体柱。
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公开(公告)号：CN106169439A
公开(公告)日：2016-11-30
申请号：CN201610329900.X
申请日：2016-05-18
Applicant: 三星电子株式会社
IPC: H01L21/768
CPC classification number: H01L23/5226 , H01L21/76802 , H01L21/76807 , H01L21/76832 , H01L21/76834 , H01L21/76873 , H01L21/76882 , H01L21/823475 , H01L23/485 , H01L23/53295 , H01L27/088 , H01L21/76877
Abstract: 本公开提供了布线结构、形成布线结构的方法以及半导体器件。一种布线结构包括：基板；下绝缘层，在基板上；下布线，在下绝缘层中；第一蚀刻停止层，覆盖下布线并包括含金属的电介质材料；以及第二蚀刻停止层，在第一蚀刻停止层和下绝缘层上；绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
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公开(公告)号：CN106169439B
公开(公告)日：2021-11-02
申请号：CN201610329900.X
申请日：2016-05-18
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 本公开提供了布线结构、形成布线结构的方法以及半导体器件。一种布线结构包括：基板；下绝缘层，在基板上；下布线，在下绝缘层中；第一蚀刻停止层，覆盖下布线并包括含金属的电介质材料；以及第二蚀刻停止层，在第一蚀刻停止层和下绝缘层上；绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
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公开(公告)号：CN105428308A
公开(公告)日：2016-03-23
申请号：CN201510522886.0
申请日：2015-08-24
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 一种制造半导体器件的方法包括：在包括下图案的基板上顺序地形成层间绝缘层和包括第一开口的硬掩模图案；利用硬掩模图案在层间绝缘层中形成暴露下图案的沟槽；形成衬垫层，该衬垫层包括沿着沟槽的侧壁和底表面形成的第一部分以及沿着硬掩模图案的顶表面形成的第二部分；在沟槽中形成暴露衬垫层的第二部分的牺牲图案；利用牺牲图案去除衬垫层的第二部分和硬掩模图案；以及在去除硬掩模图案之后，去除牺牲图案以暴露衬垫层的第一部分。
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