公开(公告)号：CN113903734A

公开(公告)日：2022-01-07

申请号：CN202110766100.5

申请日：2021-07-07

Applicant: 三星电子株式会社

Inventor： 李寅烈 ,  郑润永 ,  金辰昱 ,  裵德汉 ,  严命允

IPC: H01L27/088 ,  H01L29/06

Abstract: 提供了一种半导体器件。该半导体器件包括：衬底；在衬底上在第一方向上延伸的有源图案；栅电极，在有源图案上在与第一方向交叉的第二方向上延伸；栅极间隔物，沿着栅电极的侧壁在第二方向上延伸；层间绝缘层，接触栅极间隔物的侧壁；沟槽，在层间绝缘层中形成在栅电极上；第一覆盖图案，沿着沟槽的侧壁提供，第一覆盖图案的至少一个侧壁具有倾斜的轮廓；以及第二覆盖图案，在沟槽中提供在第一覆盖图案上。

公开(公告)号：CN116264231A

公开(公告)日：2023-06-16

申请号：CN202211566542.6

申请日：2022-12-07

Applicant: 三星电子株式会社

Inventor： 郑润永 ,  裵德汉 ,  朴柱勋 ,  李宥利 ,  洪秀姸

IPC: H01L27/092 ,  H01L23/48 ,  H01L21/8238

Abstract: 一种集成电路器件，包括：衬底，包括器件区和场区；有源区，在器件区中沿第一方向延伸；第一栅结构，在器件区和场区中沿与第一方向相交的第二方向延伸；第二栅结构，在第一方向上与第一栅结构间隔开；第一栅接触部，在器件区中设置在第一栅结构上；以及第二栅接触部，在场区中设置在第二栅结构上，其中，第一栅接触部和第二栅接触部设置在比第一栅结构的上端低的水平处，并且其中，第一栅接触部的第一最小宽度和第二栅接触部的第二最小宽度彼此不同。

公开(公告)号：CN113782515A

公开(公告)日：2021-12-10

申请号：CN202110397525.3

申请日：2021-04-13

Applicant: 三星电子株式会社

Inventor： 裵德汉 ,  金盛民 ,  朴柱勋 ,  李留利 ,  郑润永 ,  洪秀妍

IPC: H01L23/538 ,  H01L27/088 ,  H01L21/768 ,  H01L21/8234

Abstract: 集成电路器件可以包括：鳍型有源区，在衬底上在第一水平方向上延伸；栅极线，在所述鳍型有源区上在第二水平方向上延伸；源/漏区，在所述鳍型有源区上并且与所述栅极线相邻；以及源/漏接触图案，连接到所述源/漏区。所述源/漏接触图案可以包括：第一部分和第二部分，所述第一部分具有第一高度，并且所述第二部分具有小于所述第一高度的第二高度。所述源/漏接触图案可以包括：金属插塞，在所述第一部分和所述第二部分中；以及导电阻挡膜，在所述第一部分和所述第二部分中在所述金属插塞的侧壁上。所述第二部分中的导电阻挡膜的第一顶表面低于所述第二部分中的金属插塞的顶表面。

公开(公告)号：CN114975350A

公开(公告)日：2022-08-30

申请号：CN202210090283.8

申请日：2022-01-25

Applicant: 三星电子株式会社

Inventor： 裴德汉 ,  朴柱勋 ,  严命允 ,  李睿智 ,  郑润永

IPC: H01L23/522 ,  H01L23/48 ,  H01L23/528

Abstract: 一种半导体器件，包括：衬底，具有第一电源区、第二电源区以及单元区。所述单元区在所述第一电源区与所述第二电源区之间延伸。设置在所述单元区内并排延伸的第一有源区和第二有源区。设置在所述第一电源区内在第一方向上延伸的第一电源线路。设置连接所述第一有源区和所述第二有源区的第一源/漏接触部。设置连接所述第一有源区和所述第一电源线路的第二源/漏接触部。所述第一源/漏接触部包括：第一凹陷部，被设置在所述第一有源区与所述第二有源区之间的中间区内。

公开(公告)号：CN113764412A

公开(公告)日：2021-12-07

申请号：CN202110122018.9

申请日：2021-01-28

Applicant: 三星电子株式会社

Inventor： 朴柱勋 ,  裴德汉 ,  金盛民 ,  李留利 ,  郑润永 ,  洪秀妍

IPC: H01L27/092 ,  H01L21/8238 ,  H01L23/535

Abstract: 公开了一种半导体器件，包括：衬底，具有在一个方向上间隔开的PMOSFET区和NMOSFET区；器件隔离层，设置在衬底上，所述器件隔离层限定分别在PMOSFET区和NMOSFET区上的第一有源图案和第二有源图案；栅电极，跨越第一有源图案和第二有源图案；第一源/漏图案和第二源/漏图案，分别设置在第一有源图案和第二有源图案上，并且分别在栅电极附近；以及，有源接触部，在所述方向上延伸并且耦接到第一源/漏图案和第二源/漏图案。所述有源接触部包括：第一主体部分和第二主体部分，所述第一主体部分和第二主体部分分别设置在第一源/漏图案和第二源/漏图案上；以及第一突出部分和凹陷部分，所述第一突出部分和所述凹陷部分设置在第一主体部分和第二主体部分之间，并且在PMOSFET区和NMOSFET区之间的器件隔离层上。所述凹陷部分具有向上凹陷的底部。

公开(公告)号：CN115207101A

公开(公告)日：2022-10-18

申请号：CN202210039874.2

申请日：2022-01-13

Applicant: 三星电子株式会社

Inventor： 裴德汉 ,  朴柱勋 ,  李留利 ,  郑润永 ,  洪秀妍

IPC: H01L29/417 ,  H01L29/423 ,  H01L27/11

Abstract: 一种半导体存储器件，包括：衬底上的有源图案，所述有源图案包括在所述有源图案的上部中的源/漏图案；栅电极，在所述有源图案上并且在第一方向上延伸，所述栅电极与所述源/漏图案在与所述第一方向相交的第二方向上彼此相邻；以及共享接触部，耦接到所述源/漏图案和所述栅电极以将所述源/漏图案和所述栅电极电连接。所述共享接触部包括有源接触部和栅接触部，所述有源接触部和所述栅接触部分别电连接到所述源/漏图案和所述栅电极。所述栅接触部包括：耦接到所述栅电极的主体部；以及突出部，所述突出部沿所述第二方向从所述主体部突出并且延伸到且被掩埋在所述有源接触部中。