公开(公告)号：CN119012690A

公开(公告)日：2024-11-22

申请号：CN202410529061.0

申请日：2024-04-29

Applicant: 三星电子株式会社

Inventor： 李东俊 ,  朴硕汉 ,  慎一縡 ,  李基硕 ,  李常铉

IPC: H10B12/00

Abstract: 一种半导体装置，包括：衬底，其包括存储器单元阵列区、接触区和连接区；栅电极，其在存储器单元阵列区和连接区上，并在竖直方向上堆叠；有源层，其在存储器单元阵列区上，并在竖直方向上堆叠；以及导电连接图案，其在连接区和接触区上，并在竖直方向上堆叠，其中，有源层中的每一个包括与栅电极竖直地重叠的沟道区，栅电极电连接到导电连接图案，导电连接图案具有台阶结构，该台阶结构包括彼此隔开的台阶区，并且台阶结构具有沿第一方向逐级下降的第一台阶部分和面对第一台阶部分并沿第一方向逐级上升的第二台阶部分。

公开(公告)号：CN112750829A

公开(公告)日：2021-05-04

申请号：CN202010801170.5

申请日：2020-08-11

Applicant: 三星电子株式会社

Inventor： 慎重赞 ,  金昌圭 ,  金熙中 ,  慎一縡 ,  安泰炫 ,  李基硕 ,  赵银珠 ,  崔贤根 ,  朴成珉 ,  李雅蓝 ,  韩相然 ,  黄有商

IPC: H01L27/108 ,  H01L21/8242

Abstract: 提供了一种三维半导体存储器装置。所述三维半导体存储器装置包括：第一半导体图案，第一半导体图案在基底上彼此竖直地分隔开，每个第一半导体图案包括彼此分隔开的第一端部和第二端部以及彼此分隔开以连接第一端部和第二端部的第一侧表面和第二侧表面；第一源/漏区和第二源/漏区，设置在每个第一半导体图案中并且分别与第一端部和第二端部相邻；沟道区，位于每个第一半导体图案中并且在第一源/漏区与第二源/漏区之间；第一字线，与第一侧表面和沟道区相邻并且竖直地延伸；以及栅极绝缘层，置于第一字线与第一侧表面之间。栅极绝缘层可以延伸，以置于第一源/漏区之间。

公开(公告)号：CN118555825A

公开(公告)日：2024-08-27

申请号：CN202311818795.2

申请日：2023-12-27

Applicant: 三星电子株式会社

Inventor： 李常铉 ,  李基硕 ,  朴硕韩 ,  朴成珉 ,  慎一縡 ,  李东俊 ,  韩珍优

IPC: H10B12/00

Abstract: 一种半导体存储器装置，包括：半导体衬底；堆叠结构，其包括交替地堆叠在半导体衬底上的字线和层间电介质图案；蚀刻停止层，其在堆叠结构上；半导体图案，其穿透字线；位线，其与半导体图案接触；封盖电介质图案，其位于位线和字线之间，封盖电介质图案覆盖字线的侧壁；以及数据存储元件，其在半导体衬底上，其中，蚀刻停止层的底表面的水平高度与数据存储元件的顶表面的水平高度相同。