公开(公告)号：CN101111829A

公开(公告)日：2008-01-23

申请号：CN200580047441.6

申请日：2005-01-31

Applicant: 飞思卡尔半导体公司

Inventor： 康斯坦丁·戈丁 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  雅各布·拉比诺维奇 ,  诺昂·西旺 ,  齐夫·扎姆斯基 ,  埃坦·兹莫拉

IPC: G06F13/20 ,  H03K19/00

CPC classification number: H03K19/0008

Abstract: 一种设备，包括：第一总线，连接在第一逻辑和第一电路之间；第二总线的组，连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间；其中，每一电路访问逻辑适于：(i)在电路写时期期间和空闲时期期间，向第一逻辑提供电路写值，其中的空闲时期在电路写时期之后且当允许另一电路写时结束；以及(ii)当允许另一电路写时，提供缺省值；而且其中，第一逻辑适于响应于两个连续电路写值之间的变化而改变第一总线的状态。

公开(公告)号：CN100549993C

公开(公告)日：2009-10-14

申请号：CN200580047441.6

申请日：2005-01-31

Applicant: 飞思卡尔半导体公司

Inventor： 康斯坦丁·戈丁 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  雅各布·拉比诺维奇 ,  诺昂·西旺 ,  齐夫·扎姆斯基 ,  埃坦·兹莫拉

IPC: G06F13/20 ,  H03K19/00

CPC classification number: H03K19/0008

Abstract: 一种设备，包括：第一总线，连接在第一逻辑和第一电路之间；第二总线的组，连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间；其中，每一电路访问逻辑适于：(i)在电路写时期期间和空闲时期期间，向第一逻辑提供电路写值，其中的空闲时期在电路写时期之后且当允许另一电路写时结束；以及(ii)当允许另一电路写时，提供缺省值；而且其中，第一逻辑适于响应于两个连续电路写值之间的变化而改变第一总线的状态。