公开(公告)号：CN103460183B

公开(公告)日：2016-11-23

申请号：CN201180069867.7

申请日：2011-03-30

Applicant: 飞思卡尔半导体公司

Inventor： 列夫·瓦斯克维奇 ,  马克·埃尔纳卡夫 ,  尤瓦尔·佩莱德 ,  伊丹·罗森贝格

IPC: G06F9/38

CPC classification number: G06F9/3802 ,  G06F9/3814 ,  G06F9/3853

Abstract: 提供了一种用于将提取集合的提前提取控制到可变长度执行集（VLES）处理器架构的解耦先进先出（FIFO）缓冲区内的方法，其中提取集合包括可用于分派到VLES处理器架构内的处理资源的VLES组的至少一部分，包括，对于每个周期，确定来自先前预先提取提取集合的可用于分派的多个VLES；以及如果下面的任何一个或多个被明确肯定，则仅仅请求下一周期中的下一个提取集合的提前提取：可用于分派的VLES组的数目小于预定匮乏阈值；或可用于分派的VLES组的数目表示低于预定上限阈值；或可用于分派的VLES组的数目表示在所述预定匮乏阈值和所述预定上限阈值之间，以及提取集合的提前提取在紧跟先前周期内发生。

公开(公告)号：CN103460183A

公开(公告)日：2013-12-18

申请号：CN201180069867.7

申请日：2011-03-30

Applicant: 飞思卡尔半导体公司

Inventor： 列夫·瓦斯克维奇 ,  马克·埃尔纳卡夫 ,  尤瓦尔·佩莱德 ,  伊丹·罗森贝格

IPC: G06F9/38

CPC classification number: G06F9/3802 ,  G06F9/3814 ,  G06F9/3853

Abstract: 提供了一种用于将提取集合的提前提取控制到可变长度执行集（VLES）处理器架构的解耦先进先出（FIFO）缓冲区内的方法，其中提取集合包括可用于分派到VLES处理器架构内的处理资源的VLES组的至少一部分，包括，对于每个周期，确定来自先前预先提取提取集合的可用于分派的多个VLES；以及如果下面的任何一个或多个被明确肯定，则仅仅请求下一周期中的下一个提取集合的提前提取：可用于分派的VLES组的数目小于预定匮乏阈值；或可用于分派的VLES组的数目表示低于预定上限阈值；或可用于分派的VLES组的数目表示在所述预定匮乏阈值和所述预定上限阈值之间，以及提取集合的提前提取在紧跟先前周期内发生。

公开(公告)号：CN103329092A

公开(公告)日：2013-09-25

申请号：CN201180065584.5

申请日：2011-01-21

Applicant: 飞思卡尔半导体公司

Inventor： 尤瓦尔·佩莱德 ,  伊扎克·巴拉克 ,  伊丹·罗森贝格 ,  多隆·舒佩尔 ,  列夫·瓦斯克维奇

IPC: G06F7/57 ,  G06F9/30

CPC classification number: G06F9/3001 ,  G06F7/57 ,  G06F9/30029 ,  G06F9/30072 ,  G06F9/30094

Abstract: 一种集成电路装置（105）包括被设置为执行分支预测的至少一个指令处理模块（100）。该至少一个指令处理模块（100）包括至少一个预测计算模块（150），该至少一个预测计算模块（150）被设置为接收用于预测函数的至少一个结果向量（220）以及因此至少一个条件参数值（230）作为输入，并且至少部分地基于至少一个接收的条件参数值（230）从所述至少一个结果向量（220）输出预测结果值（240）。

公开(公告)号：CN103460180B

公开(公告)日：2017-04-26

申请号：CN201180069838.0

申请日：2011-03-25

Applicant: 飞思卡尔半导体公司

Inventor： 尤瓦尔·佩莱德 ,  伊扎克·巴拉克 ,  尤里·达扬 ,  阿米尔·克利恩 ,  伊丹·罗森贝格

IPC: G06F9/06 ,  G06F13/14

Abstract: 本发明关于处理器系统，包括带有预定指令集的处理单元以及包括断言数据位置的断言寄存器，还包括至少一个通用寄存器，通用寄存器包括被布置在附加断言数据容器内的附加断言数据位置，其中每个附加断言数据位置适于存储附加断言数据以及用于在断言寄存器和通用寄存器之间传输数据的数据路径。所述处理器系统适于执行所述指令集的断言交换指令以经由数据路径将在第一断言数据位置内的断言数据与在第一附加断言数据容器内的对应附加断言数据位置中的数据进行交换以及经由数据路径将在第二断言存储位置内的断言数据与在第二附加断言数据内的对应附加断言数据位置中的数据进行交换。

公开(公告)号：CN103460180A

公开(公告)日：2013-12-18

申请号：CN201180069838.0

申请日：2011-03-25

Applicant: 飞思卡尔半导体公司

Inventor： 尤瓦尔·佩莱德 ,  伊扎克·巴拉克 ,  尤里·达扬 ,  阿米尔·克利恩 ,  伊丹·罗森贝格

IPC: G06F9/06 ,  G06F13/14

Abstract: 本发明关于处理器系统（10），该处理器系统包括带有预定指令集的处理单元（12）以及至少一个断言寄存器（14），断言寄存器（14）包括被布置在断言数据结构内的N个断言数据位置(P1,P2,...,Pn)，每个断言数据位置适于存储断言单元。还包括至少一个通用寄存器（16），通用寄存器（16）包括附加断言数据位置，附加断言数据位置被布置在M-1个附加断言数据容器内，其中每个附加断言数据容器的数据结构对应于断言数据结构，其中每个附加断言数据位置适于存储附加断言数据以及用于在所述至少一个断言寄存器（14）和所述通用寄存器（16）之间传输数据的数据路径（18），其中至少一个断言存储位置(P1,P2,...,Pn)经由所述数据路径（18）被连接或可连接到至少一个对应的附加断言数据位置。所述处理器系统（10）适于执行所述指令集的断言交换指令以经由数据路径（18）将在第一断言数据位置(P1,P2,...,Pn)内的断言数据与在第一附加断言数据容器内的对应附加断言数据位置中的数据进行交换以及经由数据路径（18）将在第二断言存储位置(P1,P2,...,Pn)内的断言数据与在第二附加断言数据内的对应附加断言数据位置中的数据进行交换。本发明还关于对应计算机系统、用于管理断言的方法和对应计算机程序产品。