一种机箱智能管理系统和管理方法

    公开(公告)号:CN110245048A

    公开(公告)日:2019-09-17

    申请号:CN201910483250.8

    申请日:2019-06-04

    Abstract: 本发明公开了一种机箱智能管理系统和管理方法,系统包括:MCU芯片、PWRM芯片、三端芯片、N通道晶体管和复位电路,PWRM芯片、三端芯片和复位电路分别与MCU芯片连接,N通道晶体管与PWRM芯片连接;MCU芯片用于系统的控制与处理;PWRM芯片用于监控输入电源的电压和输出电源的电流;三端芯片将5V电压转换为3.3V电压;N通道晶体管完成5V电压的输出控制;复位电路用于提供MCU芯片的上电复位信号。本发明适用于任何机箱,能够实现对设备内部单元板卡运行状态进行检测和控制,此方法经济、方便、高效,特别是对单元板卡工作可靠性有较高要求的设备中有广泛的应用前景。

    一种互同步算法的优化方法

    公开(公告)号:CN104378194A

    公开(公告)日:2015-02-25

    申请号:CN201410686735.4

    申请日:2014-11-26

    Abstract: 本发明公开了一种用于网络时钟互同步处理的优化方法,该方法保证了在没有外部设备参与互同步或所有包含同步时钟信息的中继链路断开时,设备的工作时钟自动调整回到中心频率位置。且通过对同步算法的改进,将设备的工作时钟可调整范围由原来的50PPM缩窄为1PPM(时钟晶体本身的精度为0.5PPM,为了降低晶体老化对工作时钟精度的影响,故将此范围扩大一倍至1PPM)。本发明的有益技术效果是:能够确保本地设备工作时钟始终处于中心时钟频率附近的较小范围内,满足FDMA业务信道设备对时钟精度的要求;能对不支持互同步处理的设备时钟及故障时钟进行隔离;能有效缩短全网互同步收敛时间和网络时钟震荡概率。

    一种机箱智能管理系统和管理方法

    公开(公告)号:CN110245048B

    公开(公告)日:2023-06-09

    申请号:CN201910483250.8

    申请日:2019-06-04

    Abstract: 本发明公开了一种机箱智能管理系统和管理方法,系统包括:MCU芯片、PWRM芯片、三端芯片、N通道晶体管和复位电路,PWRM芯片、三端芯片和复位电路分别与MCU芯片连接,N通道晶体管与PWRM芯片连接;MCU芯片用于系统的控制与处理;PWRM芯片用于监控输入电源的电压和输出电源的电流;三端芯片将5V电压转换为3.3V电压;N通道晶体管完成5V电压的输出控制;复位电路用于提供MCU芯片的上电复位信号。本发明适用于任何机箱,能够实现对设备内部单元板卡运行状态进行检测和控制,此方法经济、方便、高效,特别是对单元板卡工作可靠性有较高要求的设备中有广泛的应用前景。

    一种控制时延抖动的多边界自适应时钟恢复方法及系统

    公开(公告)号:CN115276870A

    公开(公告)日:2022-11-01

    申请号:CN202210893015.X

    申请日:2022-07-27

    Abstract: 本发明公开了一种控制时延抖动的多边界自适应时钟恢复系统及方法,该系统包括:数据封装模块、交换网络、时钟恢复模块和数据解封模块;其中,数据封装模块用于在TDM数据入口处将串行比特流以N字节为单位封装成净荷报文,并添加以太网头部,将其传输至交换网络;交换网络用于将数据封装模块连接至时钟恢复模块;时钟恢复模块通过封包长度设置启动阈值,并选取自适应时钟恢复边界值,能够有效控制时钟恢复缓冲区的抖动区间,实现自适应时钟恢复过程中数据传输时延的稳定可控及数据时延抖动控制的快速收敛。

    一种七号信令FISU信令自动填充方法及装置

    公开(公告)号:CN113794543B

    公开(公告)日:2024-04-26

    申请号:CN202110974641.7

    申请日:2021-08-24

    Abstract: 本发明公开了一种七号信令FISU信令自动填充方法及装置,包括以下步骤:S1、收取上层软件下发的数据;S2、判断是否为信令信息;S3、若是信令信息,则判决信令信息长度是否等于3,若是,则进行步骤S5,若否,则进行步骤S4;S4、将该信令信息通过链路层封装后发送到64kbit/s链路;S5、记录当前信令信息,并进行重复复制,并将复制内容通过链路封装后发送到64kbit/s链路。识别上层应用发来的信令信息,区分出FISU后,针对FISU数量大的特点,通过FPGA技术实现不断的重发。降低了上层应用软件和FPGA的频繁写操作,降低了MCU的软件开销,提高了资源利用率。

    一种32位并行自同步编解码器、系统及其方法

    公开(公告)号:CN115276901A

    公开(公告)日:2022-11-01

    申请号:CN202210651159.4

    申请日:2022-06-09

    Abstract: 本发明公开了一种32位并行自同步编解码器、系统及其方法,编码器和解码器均包括32个异或门和51个D触发器,异或门与D触发器按序间插串联,编码器的D触发器D50…D32的输出值与输入信号X31…X13进行模2加运算得到编码序列高19位输出信号值,同时也为19位D触发器D31…D13的输入值,输入信号X12…X0与D31…D19的输出值经模2加运算得到编码序列低13位输出信号的值,同时为D12…D0的输入值;解码器的D触发器D50…D19的输出值与32位输入信号经模2加运算得到32位解码序列;本发明利用简易数字逻辑电路将串行码流转变成并行数据,对通用数据帧都能进行编解码处理,具有很强的普适性,有助于增强数据传输质量的安全性和可靠性,提高了系统的集成化程度。

    一种七号信令FISU信令自动填充方法及装置

    公开(公告)号:CN113794543A

    公开(公告)日:2021-12-14

    申请号:CN202110974641.7

    申请日:2021-08-24

    Abstract: 本发明公开了一种七号信令FISU信令自动填充方法及装置,包括以下步骤:S1、收取上层软件下发的数据;S2、判断是否为信令信息;S3、若是信令信息,则判决信令信息长度是否等于3,若是,则进行步骤S5,若否,则进行步骤S4;S4、将该信令信息通过链路层封装后发送到64kbit/s链路;S5、记录当前信令信息,并进行重复复制,并将复制内容通过链路封装后发送到64kbit/s链路。识别上层应用发来的信令信息,区分出FISU后,针对FISU数量大的特点,通过FPGA技术实现不断的重发。降低了上层应用软件和FPGA的频繁写操作,降低了MCU的软件开销,提高了资源利用率。

    一种兼容ATM体制并基于IP交换网络实现MPLS报文转发方法

    公开(公告)号:CN102970224B

    公开(公告)日:2015-05-06

    申请号:CN201210521128.3

    申请日:2012-12-07

    Abstract: 本发明公开了一种兼容ATM体制并基于IP交换网络实现MPLS报文转发方法,该方法由控制单元、交换单元和接口板三个模块组成,其特征在于:采用生成标签表,进行标签分发,划分FEC,创建LSP,加快了交换的速度;采用IP分组转发,经过入边界处理、中间节点处理和出边界处理,实现MPLS数据转发。本发明的有益技术效果是;1)在对上层控制单元进行少量修改的基础上,实现在不支持MPLS转发的IP交换网络芯片上实现MPLS数据转发;2)采用生成标签表和IP分组转发,大幅度提高了IP交换网络的交换效率,降低开发成本;3)该成果可扩展性较强,可以推广使用于控制交换板和接口板的MPLS报文处理系统。

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