-
公开(公告)号：CN117973455A
公开(公告)日：2024-05-03
申请号：CN202410312688.0
申请日：2024-03-19
Applicant: 重庆邮电大学
IPC: G06N3/0464 , G06N3/063 , G06F7/498
Abstract: 本发明涉及一种基于FPGA的卷积神经网络加速器实现方法，属于人工智能技术领域。通过采用基于行的数据流加载、自适应数据加载方案、基于流水线结构的卷积运算并行化三种方式，有效地提高FPGA加速卷积神经网络的数据传输效率和计算性能。本发明根据FPGA硬件计算特性，设计卷积神经网络硬件加速器。首先通过采用基于行的数据流加载，减少了输入缓存数据对片上BRAM的需求，同时提前了网络中卷积层卷积计算开始时间；其次通过采用自适应数据加载方案，根据不同的网络层参数，采取相应合适的数据加载方案，有效减少了由数据加载带来的时间开销，提高加速器计算性能；最后采用基于流水线结构的卷积运算并行化设计，提高加速器的吞吐量。
Search Results
1
records
(took 0.018 seconds)
筛选
AND
AND
过滤
NOT
NOT
Scan to Join
