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公开(公告)号：CN118535523A
公开(公告)日：2024-08-23
申请号：CN202410602564.6
申请日：2024-05-15
Applicant: 辽宁大学
Abstract: 基于RISC‑V指令集架构数据加密片上的总线系统及控制方法，本专利兼顾了在设计中需要最小化能耗和尺寸的要求，并确保流水线资源分配的平衡性，从而不牺牲整体的时序性能。基于这些要求，提出了一种精简但高效的三级流水线设计，这种设计通过将传统的五级流水线中的访存和回写阶段整合到执行阶段，以减少处理器的功耗和物理尺寸。进一步的，本专利设计了一种配备AXI‑Lite接口的RV32IM指令集架构的处理器设。在自研处理器内核的基础上搭建AXI‑Lite系统总线，并根据UART传输协议和DES加解密算法的研究设计了带有对应总线接口的外设模块，最终成功的完成了数据加密SoC系统的设计工作。
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