一种在直流输电系统中进行二选一信号输出的模块

    公开(公告)号:CN201315470Y

    公开(公告)日:2009-09-23

    申请号:CN200820149727.6

    申请日:2008-10-15

    Abstract: 本实用新型涉及一种在直流输电系统中进行二选一信号输出的模块,该模块包括至少三个信号选择电路单元和一系统有效控制电路,每个信号选择电路单元含有三个双输入与门电路和两个双输入或门电路,它的一、二号双输入与门电路输出接一号或门电路两个输入,一号或门电路输出接三号与门电路的一个输入,该与门电路的另一输入通过非门接闭锁信号,该与门电路的输出接二号或门电路的一个输入,该或门电路的输出为二选一输出,每个信号选择电路单元的一、二号双输入与门电路的一个输入分别连两个系统的对应设定信号,另一个输入分别连系统有效控制电路的两个输出,本模块在冗余系统实现二取一逻辑输出上接线方便,逻辑输出可靠,驱动和抗干扰能力强。

    一种多优先级任务间数据一致性传递方法

    公开(公告)号:CN105068877B

    公开(公告)日:2018-07-17

    申请号:CN201510411269.3

    申请日:2015-07-14

    Abstract: 本发明公开了一种多优先级任务间数据一致性传递方法,通过给每个任务设定一定数量的输出缓存区,保证在最极限情况下,该任务仍然可以有一个缓存区用于写入输出数据;每个输出缓存区有空闲、最新数据一致性输出、写入及读取4种状态,在每个任务的起始,寻找其它任务当前标记为最新数据一致性输出状态的缓存区并从该缓存区中读取数据;同时从该缓存区中读取数据用于当前任务写入该周期产生的输出数据;在执行过程中保持其连贯性,从而保证多优先级任务间数据一致性的传递。

    一种多优先级任务间数据一致性传递方法

    公开(公告)号:CN105068877A

    公开(公告)日:2015-11-18

    申请号:CN201510411269.3

    申请日:2015-07-14

    Abstract: 本发明公开了一种多优先级任务间数据一致性传递方法,通过给每个任务设定一定数量的输出缓存区,保证在最极限情况下,该任务仍然可以有一个缓存区用于写入输出数据;每个输出缓存区有空闲、最新数据一致性输出、写入及读取4种状态,在每个任务的起始,寻找其它任务当前标记为最新数据一致性输出状态的缓存区并从该缓存区中读取数据;同时从该缓存区中读取数据用于当前任务写入该周期产生的输出数据;在执行过程中保持其连贯性,从而保证多优先级任务间数据一致性的传递。

    多处理器并行处理应用的总线架构

    公开(公告)号:CN103500150A

    公开(公告)日:2014-01-08

    申请号:CN201310438833.1

    申请日:2013-09-24

    Abstract: 本发明涉及多处理器并行处理应用的总线架构,总线为并行设置的N段子母线,每段子母线上连接有至少一个CPU插件,N为大于等于2的自然数将并行总线进行分段,提供多条并行总线(即提供更多的可用资源),单一公共总线竞争,转化为分段内的总线竞争;由于分段内的CPU数量减少,分段内总线的负荷情况得到改善;且分段间相互独立、互不影响,从而在总体上,相比较于传统单一并行总线结构,分段型多总线使总线资源的竞争瓶颈显著弱化;分段型多总线结构为一个机箱内直流输电应用功能的配置优化提供了更合理的选择。

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