公开(公告)号：CN120049869A

公开(公告)日：2025-05-27

申请号：CN202411948166.6

申请日：2024-12-27

Applicant: 西安空间无线电技术研究所

Inventor： 刘明洋 ,  凌菲 ,  田嘉 ,  何志应 ,  张悦鹏 ,  杨浩

IPC: H03K17/081 ,  H03K17/28

Abstract: 本发明公开了一种防止电子开关大功率切换损伤的硬件保护方法，属于通信产品设计领域。本发明通过可编程逻辑器件(FPGA)设计一个专用脉冲控制信号，该信号脉冲宽度应至少大于射频前端中功放(模块或芯片)的开、关时间之和，并保留一定余量，以保证经过延迟电路和逻辑运算后，得到足够宽度的窗口开启锁存器，实现该窗口内的电子开关切换信号可送至电子开关驱动器，窗口外的电子开关切换信号无法送至电子开关驱动器。该方法是一种系统级避免电子开关带大功率切换的硬件高可靠加固方案，可保证功放输出大功率时，电子开关无法执行切换。该方法具有较强的通用性，特别是深空探测等高集成度产品设计中，解决集成一体化大功率基站的射频前端重量和功耗难题，具备广泛的应用前景。

公开(公告)号：CN119728350A

公开(公告)日：2025-03-28

申请号：CN202411849043.7

申请日：2024-12-16

Applicant: 西安空间无线电技术研究所

Inventor： 张思瀚 ,  张登越 ,  杨浩 ,  刘佳文 ,  龚险峰 ,  刘明洋

IPC: H04L25/02 ,  H04L27/26

Abstract: 本申请涉及一种基于5G OFDM系统的变换域频偏估计补偿方法，以较低的计算复杂度、较好的估计补偿性能完成频偏估计补偿。本申请首先提取多个导频符号的前N/2个数据，并进行FFT变换，降低估计算法的计算复杂度；然后根据用户频带位置提取有效频带数据，利用相关法得到每个用户的频偏估计值；根据用户个数对补偏模式进行选择，单用户选择时域补偏，多用户选择简化频域补偏，单用户场景性能优异，多用户场景性能较好，因此，本申请的方法能够更好的应用于实际系统。

公开(公告)号：CN117979439A

公开(公告)日：2024-05-03

申请号：CN202410101116.8

申请日：2024-01-24

Applicant: 西安空间无线电技术研究所

Inventor： 沈俊 ,  杨浩 ,  龚险峰 ,  张登越 ,  张昊亮 ,  许静文

IPC: H04W72/1273 ,  H04W72/0446 ,  H04W72/0453 ,  H04W84/06

Abstract: 本申请涉及一种基于FPGA的5G下行多信道物理层资源映射器，设置多信道波形缓存控制模块和映射资源存储控制模块，基于每个时间和RE的分配颗粒度对缓存和映射过程进行读写控制，满足了灵活调度的需求，克服了现有技术存在的调度颗粒度较大的问题；设置多用户映射参数寄存模块和多信道映射波形缓存控制模块，通过将各信道数据进行排序，并通过映射资源存储模块将所有信道波形进行统一映射，解决了统一资源映射的问题，克服了现有技术运用于星载设备时，由于空口延迟较大导致各信道波形到达时间不同需要缓存，引起资源复杂度增加的问题。

公开(公告)号：CN119829478A

公开(公告)日：2025-04-15

申请号：CN202411868823.6

申请日：2024-12-18

Applicant: 西安空间无线电技术研究所

Inventor： 杨浩 ,  张思瀚 ,  刘佳文 ,  张昊亮 ,  刘明洋 ,  龚险峰

IPC: G06F12/0884 ,  G06F3/06

Abstract: 本申请涉及一种基于FPGA的卫星5G下行业务配置缓存器，包括：无效信息过滤模块、时间基准产生模块、业务速率缓冲模块、DDR2写入信息产生模块、DDR2读取信息产生模块、DDR2读写控制模块和DDR2输出信息缓存模块。本申请对业务输入进行帧头及帧长搜索，解析业务类型和业务长度，结合BRAM控制DDR2的读写，满足了自适应业务类型的大量存储与灵活调度需求；设置了无效信息过滤和业务速率缓冲模块，降低了缓存写入和读取压力，解决了突发信号因时间抖动导致的瞬时速率过大问题，提高了缓存吞吐率。

公开(公告)号：CN119834929A

公开(公告)日：2025-04-15

申请号：CN202411798058.5

申请日：2024-12-09

Applicant: 西安空间无线电技术研究所

Inventor： 张昊亮 ,  杨浩 ,  张思瀚 ,  黄玥嘉 ,  郭兴宇

IPC: H04L1/00 ,  H04L67/1095

Abstract: 本发明公开了一种高速LVDS传输系统，包括协议层面和实现层面，其中协议层面包括同步序列及传输帧；实现层面包括发送端和接收端，发送端包括比特加扰模块、组帧模块、校验值计算模块、输出并/串转换模块；接收端包括输入延迟调整模块、输入串/并转换模块、单路同步模块、校验值校验模块、多路同步模块、输出控制模块、比特解绕模块。本发明传输速率高，无需8b/10b编码；支持任意路数据并行可靠传输；效率高，所有LVDS线均用来传输数据，无状态/控制等信号占用额外LVDS线；实时动态自适应训练，适应信号延迟的快速变化；资源消耗较少，每路数据仅需采样1个点，节省采样及数据延迟资源。