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公开(公告)号：CN101345607B
公开(公告)日：2012-07-25
申请号：CN200810150631.6
申请日：2008-08-14
Applicant: 西安电子科技大学
IPC: H04L1/00
Abstract: 本发明公开了一种多维交叉并行级联单奇偶校验码的编、译码方法，包括：输入信息比特帧U分别经过M个交织器并经串并变换后进入交叉器；交叉器的输出通过P个单奇偶校验编码器，生成奇偶校验比特帧P；由U与P构成码字C；译码器根据接收信号计算码字C的信道先验信息；将U的信道先验信息分别用M个交织器交织，得到M个交织后信息比特帧的信道先验信息以及第一次迭代译码中的先验信息；译码器进行迭代译码，在每次迭代译码中，同时进行L次局部译码，得到M个交织后信息比特帧的外信息，并计算下一次迭代中的先验信息；对U的对数似然比信息判决，得到译码结果。本发明具有编、译码简单，错误平层低的优点，用于对接收信号错误的纠正。
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公开(公告)号：CN1885753A
公开(公告)日：2006-12-27
申请号：CN200610043080.4
申请日：2006-06-30
Applicant: 西安电子科技大学
Abstract: 本发明涉及支持动态频谱管理的数据库和数据查询方法，数据库包括频谱原始使用状态子库，频谱整体使用状态子库，查询子库，空洞分析子库，空洞等级标示子库，原始频谱统计子库，整体频谱统计子库和功率梯度子库共八个相互关联的子库。数据库为动态频谱管理中心提供了各种快速而且合理的查询方法。动态频谱管理中心只需要根据非授权用户需求的空洞带宽、空洞稳定度、空洞等级和空洞为白空、灰空的概率等参数就可以组合出多种的查询方法。本发明的数据库构造合理、完善，能够支持动态频谱管理中心对频谱的分配和管理。所提供的多种查询方法，使动态频谱的管理变得更加方便，使动态频谱管理中心对频谱的管理和分配变得更加快捷和准确。
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公开(公告)号：CN1599341A
公开(公告)日：2005-03-23
申请号：CN03134630.8
申请日：2003-09-18
Applicant: 西安电子科技大学
Abstract: 一种无线局域网多速率传输方法，其方法包括：进行速率信息交换；将速率分为多个等级；数据传输中的第一个发送帧及请求发送帧均采用基本速率；确定节点发送速率和对端确认帧速率；发送节点根据当前发送帧的信息速率、接收端确认帧的发送速率及本地发送的下一帧和对端返回确认帧的发送速率的下限设置预约时长。最后进行网络分配矢量的计算和更新。本发明解决了背景技术不适应于无线信道，尤其是不适应于无线高速移动信道、非对称信道以及非连通网络的技术问题。其不仅适用于无线移动信道，更适用于高速移动无线衰落信道；可工作于对称信道，亦可工作于非对称信道；且可实现非全连通网络的多速率传输。
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公开(公告)号：CN101345607A
公开(公告)日：2009-01-14
申请号：CN200810150631.6
申请日：2008-08-14
Applicant: 西安电子科技大学
IPC: H04L1/00
Abstract: 本发明公开了一种多维交叉并行级联单奇偶校验码的编、译码方法，包括：输入信息比特帧U分别经过M个交织器并经串并变换后进入交叉器；交叉器的输出通过P个单奇偶校验编码器，生成奇偶校验比特帧P；由U与P构成码字C；译码器根据接收信号计算码字C的信道先验信息；将U的信道先验信息分别用M个交织器交织，得到M个交织后信息比特帧的信道先验信息以及第一次迭代译码中的先验信息；译码器进行迭代译码，在每次迭代译码中，同时进行L次局部译码，得到M个交织后信息比特帧的外信息，并计算下一次迭代中的先验信息；对U的对数似然比信息判决，得到译码结果。本发明具有编、译码简单，错误平层低的优点，用于对接收信号错误的纠正。
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公开(公告)号：CN100448206C
公开(公告)日：2008-12-31
申请号：CN03134630.8
申请日：2003-09-18
Applicant: 西安电子科技大学
Abstract: 一种无线局域网多速率传输方法，其方法包括：进行速率信息交换；将速率分为多个等级；数据传输中的第一个发送帧及请求发送帧均采用基本速率；确定节点发送速率和对端确认帧速率；发送节点根据当前发送帧的信息速率、接收端确认帧的发送速率及本地发送的下一帧和对端返回确认帧的发送速率的下限设置预约时长。最后进行网络分配矢量的计算和更新。本发明解决了背景技术不适应于无线信道，尤其是不适应于无线高速移动信道、非对称信道以及非连通网络的技术问题。其不仅适用于无线移动信道，更适用于高速移动无线衰落信道；可工作于对称信道，亦可工作于非对称信道；且可实现非全连通网络的多速率传输。
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Patent Agency Ranking
公开(公告)号：CN1585404A
公开(公告)日：2005-02-23
申请号：CN200410026210.4
申请日：2004-06-04
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种无线局域网分布式竞争控制退避方法。该方法基于慢退避的思想，首先，进行信道检测，利用检测所得到的退避寄存器的停止次数和初始化的退避时隙数得出时隙利用率的初始估计值，并对时隙利用率的初始估计值进行平滑处理后，获得待发送数据帧的发送概率；再根据发送概率自适应地调整节点的当前数据帧发送动作；最后，根据该数据帧是否发送或发送后是否与其它节点的数据帧发生碰撞来选取发送后节点的竞争窗口，设置退避寄存器的初始值，以确定节点再次发送数据帧的退避时隙数。本发明与现有的IEEE 802.11标准协议完整地结合在一起，无需任何额外的硬件开销和帧结构改变，其吞吐率、吞吐率增益、时延、延时增益等性能均优于其他退避方法。
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公开(公告)号：CN102064837A
公开(公告)日：2011-05-18
申请号：CN201010604644.3
申请日：2010-12-24
Applicant: 西安电子科技大学
IPC: H03M13/11
Abstract: 本发明公开了一种基于FIFO分段存储的QC-LDPC码部分并行译码方法，主要解决现有技术在QC-LDPC译码硬件实现中存在的大量地址控制逻辑的问题。其技术要点是：根据校验矩阵H的准循环特性，确定独立的译码单元，并对其分块；将译码更新过程转化成了独立译码单元的行更新和列更新；利用一组FIFO建立形成CFU存储空间和VFU存储空间，将存储单元进行连接，并加入切换信号；在独立译码单元的行更新和列更新时，通过切换信号对CFU存储空间和VFU存储空间进行选择，并通过对CFU存储空间或者VFU存储空间的内部循环移位完成。该译码方法操作简单，取消了硬件实现中的大量地址控制逻辑操作，便于在工程上实现QC-LDPC码的高速并行译码，可用于QC-LDPC码部分并行译码器的硬件实现。
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公开(公告)号：CN1889403A
公开(公告)日：2007-01-03
申请号：CN200610042915.4
申请日：2006-06-01
Applicant: 西安电子科技大学
IPC: H04J11/00
Abstract: 本发明公开了一种认知无线电的OFDM帧结构及其副载波分配方法。主要解决认知无线电传输系统的传输性能问题。该帧结构包括前导序列和由数据副载波构成的多个子带，每一个子带包含有相对独立的信息域、数据域，该信息域里包含有速率域、校验域、长度域和补充比特。利用该OFDM帧结构进行副载波分配时，首先确定OFDM系统的可用频段，将OFDM系统的副载波划分为若干个子带和固定控制副载波；然后选择位于可用频段内的所有子带和固定控制副载波，根据需要在可用频带中再插入动态控制副载波；最后根据通信系统传输速率的要求对子带可承载的比特速率进行检测，结束分配。本发明具有误帧性能好，频谱利用率高之优点，可有效用于认知无线电通信技术领域。
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公开(公告)号：CN1878013A
公开(公告)日：2006-12-13
申请号：CN200610043071.5
申请日：2006-06-30
Applicant: 西安电子科技大学
IPC: H04B7/005
Abstract: 本发明公开了一种认知无线电中空域的干扰温度估计方法，它涉及无线通信技术领域，该方法用于估计考察区域内各点在考察频段上的干扰温度值，及其邻接区域在考察频段上的干扰温度值，可用于判定认知无线电系统使用频段在空域上的频谱空洞的可用性状况。该方法的实施步骤为：在考察区域内，对每个传感器接收到的信号分别进行处理，得到各个传感器在考察频段上的干扰温度值；根据实际的无线场景，通过分析干扰源的个数、位置和在考察频段内的发射功率的已知情况，选择一种合适的处理方法，计算出干扰源的信息；根据估计得到的干扰源的信息进行计算，得到该区域及其邻接区域内任意一点在考察频段上的干扰温度估计值。
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公开(公告)号：CN102064837B
公开(公告)日：2013-01-23
申请号：CN201010604644.3
申请日：2010-12-24
Applicant: 西安电子科技大学
IPC: H03M13/11
Abstract: 本发明公开了一种基于FIFO分段存储的QC-LDPC码部分并行译码方法，主要解决现有技术在QC-LDPC译码硬件实现中存在的大量地址控制逻辑的问题。其技术要点是：根据校验矩阵H的准循环特性，确定独立的译码单元，并对其分块；将译码更新过程转化成了独立译码单元的行更新和列更新；利用一组FIFO建立形成CFU存储空间和VFU存储空间，将存储单元进行连接，并加入切换信号；在独立译码单元的行更新和列更新时，通过切换信号对CFU存储空间和VFU存储空间进行选择，并通过对CFU存储空间或者VFU存储空间的内部循环移位完成。该译码方法操作简单，取消了硬件实现中的大量地址控制逻辑操作，便于在工程上实现QC-LDPC码的高速并行译码，可用于QC-LDPC码部分并行译码器的硬件实现。
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