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公开(公告)号:CN118301105A
公开(公告)日:2024-07-05
申请号:CN202410155526.0
申请日:2024-02-04
Applicant: 西安电子科技大学
Abstract: 本发明提供了一种分段总线架构的帧处理模块,包括通路选择模块、帧信息收集模块、动作码解析模块、数据缓存FIFO模块和总线控制模块。本发明采用分段总线形式替换原先的单一总线,并根据分段总线对处理模块的要求,重新设计了数据帧处理的电路逻辑,可以提高数据帧在处理过程中的总线效率。由于对数据帧的处理会涉及对其中数据内容的增删改操作,导致数据在总线段上的分布产生变化,重新分配数据在分段总线中的位置。本发明可以提高数据帧传输的安全性,且可以适应不同的场景的数据帧传输。
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公开(公告)号:CN118316883A
公开(公告)日:2024-07-09
申请号:CN202410463881.4
申请日:2024-04-17
Applicant: 西安电子科技大学
IPC: H04L47/22 , H04L47/215 , H04L47/24 , H04L47/6275
Abstract: 本发明提供基于HQoS的分层流量整形装置及方法,涉及网络控制技术领域。此装置包括配置信息模块、配置信息分发模块、调度模块和流量整形模块,流量整形模块包含多个流量整形器组,各流量整形器组包含多个流量整形器,各流量整形器组中的各流量整形器之间通过互联总线连接,流量整形模块,用于按照承诺信息速率生成令牌并放入出队队列对应的令牌桶中,在出队队列对应的令牌桶的剩余令牌数量等于0且需要对目标队列出队时,通过互联总线发起借用令牌请求,当借用令牌请求被响应时,使用响应借用令牌请求对应的令牌桶中的令牌对目标队列进行出队。这样,可以提高流量整形的灵活性和带宽利用率。
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公开(公告)号:CN118175113A
公开(公告)日:2024-06-11
申请号:CN202410152694.4
申请日:2024-02-03
Applicant: 西安电子科技大学
Abstract: 本发明提供的基于快慢路径的TCP重组排序方法、装置和入侵检测与防御系统,通过S11、基于获取到的数据包中的元数据对流表进行查找,以确定流表中是否存在数据包所对应的流的条目,若不存在则执行S12,若存在则执行S13;S12、将数据包推送至插入引擎,以使插入引擎将数据包所对应的流插入到流表中并跳转至S15;S13、确定数据包所对应的流是否为无序流,若是则执行S14,若否则执行S15;S14、将数据包推送至无序流引擎的队列中以使无序流引擎根据数据包更新无序流链表;S15、释放数据包;S16、在流表中更新序列号,实现了快、慢路径双重设计,避免了数据通路拥塞。
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公开(公告)号:CN118118449A
公开(公告)日:2024-05-31
申请号:CN202410243541.0
申请日:2024-03-04
Applicant: 西安电子科技大学
IPC: H04L49/25 , H04L49/201 , H04L45/02 , H04L45/021 , H04L101/622
Abstract: 本发明公开了一种单多播通用的高吞吐率转发表的硬件实现装置,该装置通过将数据链路层的单播和组播、广播的交换做到一条通路执行,提高电路的资源利用率。此外,该装置采用全流水结构,采用一个端口专门用于查找转发端口结果,另一个端口在查找的同时用于自学习和自老化的访问,并将未能来及访问的读写控制信号存储在FIFO中,该端口在系统初始时用于控制层面的配置,允许每个周期处理一次数据,更大程度上提高吞吐率,并且本发明的二层转发仅使用一张转发表就可以记录单广播MAC地址和输出端口的映射关系、组播MAC地址和组播组成员的映射关系,且将自学习和自老化的更新功能及时同步在转发表中,提高存储资源利用率。
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