公开(公告)号：CN110086472A

公开(公告)日：2019-08-02

申请号：CN201910329764.8

申请日：2019-04-23

Applicant: 西安微电子技术研究所

Inventor： 黄征 ,  郭文娟 ,  姚景梅 ,  尹号

IPC: H03M1/50

Abstract: 本发明公开了一种数字定时器拓扑结构及其控制方法，拓扑结构包括多个D触发器、与非门G1、与非门G2及与非门G3；与非门G2的输出端与第一D触发器U1的复位端连接，第一D触发器U1的控制端与非门G1的输出端连接，与非门G1的第一输入端与最后一D触发器的反相位输出端连接，与非门G1的第二输入端与第二D触发器U2的同相位输出端连接；第二D触发器U2至最后一个D触发器的控制端均与VDD端连接；与非门G3的第一输入端与第一D触发器U1的反相位输出端连接，与非门G3的第二输入端与第二D触发器U2的反相位输出端连接。将此种定时器应用在I/F转换电路中，显著提高I/F转换电路的线性度，降低电路功耗，并增大电路的转换量程。

公开(公告)号：CN110086472B

公开(公告)日：2023-03-07

申请号：CN201910329764.8

申请日：2019-04-23

Applicant: 西安微电子技术研究所

Inventor： 黄征 ,  郭文娟 ,  姚景梅 ,  尹号

IPC: H03M1/50

Abstract: 本发明公开了一种数字定时器拓扑结构及其控制方法，拓扑结构包括多个D触发器、与非门G1、与非门G2及与非门G3；与非门G2的输出端与第一D触发器U1的复位端连接，第一D触发器U1的控制端与非门G1的输出端连接，与非门G1的第一输入端与最后一D触发器的反相位输出端连接，与非门G1的第二输入端与第二D触发器U2的同相位输出端连接；第二D触发器U2至最后一个D触发器的控制端均与VDD端连接；与非门G3的第一输入端与第一D触发器U1的反相位输出端连接，与非门G3的第二输入端与第二D触发器U2的反相位输出端连接。将此种定时器应用在I/F转换电路中，显著提高I/F转换电路的线性度，降低电路功耗，并增大电路的转换量程。