公开(公告)号：CN108391065B

公开(公告)日：2021-06-15

申请号：CN201810333345.7

申请日：2018-04-13

Applicant: 西安微电子技术研究所

Inventor： 郭廓 ,  宋瑞雪 ,  张毅 ,  孙磊

IPC: H04N5/265

Abstract: 一种高清视频实时半透明叠加方法，将FPGA内部的数字信号处理单元配置6个乘法器与3个加法器，6个乘法器分别用于单个像素路与其对应的乘法因子相乘，3个加法器用于3对对应像素路乘法结果相加，RGB三原色色域分离后，先进入乘法器，再进入加法器，最后通过二进制跳位，实现两路相同分辨率和刷新频率的高清视频信号实时半透明叠加。本发明实现了两路高清视频信号实时的实时半透明叠加，突破了叠加区域及字符的限定，叠加运算时间约为63纳秒。本发明不破坏原有视频流像素，将两路高清视频流进行半透明叠加，突破了叠加区域及字符的限定，灵活性更强。

公开(公告)号：CN108391065A

公开(公告)日：2018-08-10

申请号：CN201810333345.7

申请日：2018-04-13

Applicant: 西安微电子技术研究所

Inventor： 郭廓 ,  宋瑞雪 ,  张毅 ,  孙磊

IPC: H04N5/265

Abstract: 一种高清视频实时半透明叠加方法，将FPGA内部的数字信号处理单元配置6个乘法器与3个加法器，6个乘法器分别用于单个像素路与其对应的乘法因子相乘，3个加法器用于3对对应像素路乘法结果相加，RGB三原色色域分离后，先进入乘法器，再进入加法器，最后通过二进制跳位，实现两路相同分辨率和刷新频率的高清视频信号实时半透明叠加。本发明实现了两路高清视频信号实时的实时半透明叠加，突破了叠加区域及字符的限定，叠加运算时间约为63纳秒。本发明不破坏原有视频流像素，将两路高清视频流进行半透明叠加，突破了叠加区域及字符的限定，灵活性更强。