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Patent Agency Ranking
公开(公告)号：CN109445752A
公开(公告)日：2019-03-08
申请号：CN201811177771.2
申请日：2018-10-10
Applicant: 西安交通大学
Abstract: 一种并行计算的系统，包括输入端口，第一交换网络，计算阵列，第二交换网络和输出端口，其中：第一交换网络用于从输入端口接收输入数据，并根据计算阵列的不同计算模式对输入数据进行排序并输出排序后的输入数据；计算阵列用于根据不同计算模式对所述排序后的输入数据进行并行计算并输出中间数据；第二交换网络用于根据不同输出模式对所述中间数据进行排序并通过所述输出端口输出排序后的中间数据。本公开巧妙的将计算机体系结构中的交换网络应用于并行计算的系统，并根据不同的计算模式、输出模式，对输入或输出数据进行任意所需的排序，使得输入数据进入计算阵列后，通过计算阵列完成多种运算操作。
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公开(公告)号：CN118734913A
公开(公告)日：2024-10-01
申请号：CN202410289489.2
申请日：2024-03-13
Applicant: 西安交通大学
IPC: G06N3/063 , G06N3/0464 , G06F9/48 , G06F9/50
Abstract: 一种针对多核加速器的多卷积神经网络任务调度方法，所述方法包括如下步骤：S100：将多卷积神经网络任务进行抽象化，得到多个有向无环图DAG；S200：利用变异系数CV平衡节点的计算负载，得到多个新生成的具有负载平衡的DAG；S300：通过传输内容感知调度得到一个调度方案；S400：利用评估工具对步骤S300产生的调度方案进行运行时间评估，如果每个卷积神经网络的计算时延均满足其时延限制，则输出该调度方案；否则将时延超出限制的卷积神经网络对应的DAG拆分为两个子DAG，对所述两个子DAG重新进行传输内容感知调度。该方法充分考虑卷积神经网络的拓扑结构与多核加速器的硬件资源，优化了计算和通信的延时。
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公开(公告)号：CN109445752B
公开(公告)日：2019-10-15
申请号：CN201811177771.2
申请日：2018-10-10
Applicant: 西安交通大学
Abstract: 一种并行计算的系统，包括输入端口，第一交换网络，计算阵列，第二交换网络和输出端口，其中：第一交换网络用于从输入端口接收输入数据，并根据计算阵列的不同计算模式对输入数据进行排序并输出排序后的输入数据；计算阵列用于根据不同计算模式对所述排序后的输入数据进行并行计算并输出中间数据；第二交换网络用于根据不同输出模式对所述中间数据进行排序并通过所述输出端口输出排序后的中间数据。本公开巧妙的将计算机体系结构中的交换网络应用于并行计算的系统，并根据不同的计算模式、输出模式，对输入或输出数据进行任意所需的排序，使得输入数据进入计算阵列后，通过计算阵列完成多种运算操作。
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公开(公告)号：CN109409512A
公开(公告)日：2019-03-01
申请号：CN201811133940.2
申请日：2018-09-27
Applicant: 西安交通大学
Abstract: 本发明公开一种可灵活配置的神经网络计算单元、计算阵列及其构建方法，神经网络计算单元包括：可配置存储模块、可配置控制模块和可时分复用的乘加计算模块；可配置存储模块包括：特征图数据缓存buffer、步长数据缓存buffer和权值数据缓存buffer；可配置控制模块包括：计数器模块和状态机模块；乘加计算模块包括：乘法器和累加器。本发明可支持任意类型的卷积计算，且支持多尺寸卷积核并行计算，充分发掘卷积神经网络计算单元的灵活性和数据重用性，大幅降低由数据搬移带来的系统功耗，提高系统的计算效率。
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公开(公告)号：CN109409512B
公开(公告)日：2021-02-19
申请号：CN201811133940.2
申请日：2018-09-27
Applicant: 西安交通大学
Abstract: 本发明公开一种可灵活配置的神经网络计算单元、计算阵列及其构建方法，神经网络计算单元包括：可配置存储模块、可配置控制模块和可时分复用的乘加计算模块；可配置存储模块包括：特征图数据缓存buffer、步长数据缓存buffer和权值数据缓存buffer；可配置控制模块包括：计数器模块和状态机模块；乘加计算模块包括：乘法器和累加器。本发明可支持任意类型的卷积计算，且支持多尺寸卷积核并行计算，充分发掘卷积神经网络计算单元的灵活性和数据重用性，大幅降低由数据搬移带来的系统功耗，提高系统的计算效率。
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