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公开(公告)号：CN118331905B
公开(公告)日：2024-08-06
申请号：CN202410753080.1
申请日：2024-06-12
Applicant: 西北工业大学
IPC: G06F13/30 , G06F13/374 , G06F13/40
Abstract: 本发明涉及片上互联总线设计技术领域，具体提出一种可扩展的片上互联总线结构，其包括多个主机接口电路与多个从机仲裁选择逻辑电路，多个主机接口电路与多个从机仲裁选择逻辑电路连接构成硬件互联矩阵结构，其中，主机端口的管理由主机接口电路完成，从机端口的管理由从机仲裁选择逻辑电路完成；主机端口和从机端口扩展或者缩减，均通过添加或去除主机接口电路和从机仲裁选择逻辑电路完成；从机仲裁选择逻辑电路支持固定优先级比较算法、循环优先级算法两种仲裁逻辑，通过选择不同的仲裁模式，满足不同应用场景下多个总线主机访问同一个从机时的仲裁需求。
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公开(公告)号：CN118114615B
公开(公告)日：2024-06-28
申请号：CN202410535934.9
申请日：2024-04-30
Applicant: 西北工业大学
IPC: G06F30/39
Abstract: 本发明提供一种控制与计算分离的系统芯片结构，属于集成电路领域，该系统芯片设计包括：通信处理器簇，用于处理I/O通信控制相关指令；计算处理器簇，用于处理数据计算相关指令；计算处理器簇和通信处理器簇的片上通信架构，用于实现两簇之间的数据共享与交互。本发明提出的控制与计算分离的系统芯片结构，可将片上互联资源开销减少，并易于时序优化，更容易满足片上实时控制、高速计算需求，同时便于依据功能模块分类，统一设置不同的时钟频率，减少同步结构设计开销的同时，有效降低功耗。
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公开(公告)号：CN118093253B
公开(公告)日：2024-06-28
申请号：CN202410521490.3
申请日：2024-04-28
Applicant: 西北工业大学
IPC: G06F11/07
Abstract: 本发明提供了一种多核锁步处理器多级快速错误恢复系统，该系统由锁步处理器组、流水线寄存器检错与PC控制模块、处理器组检错与回卷模块、多级容忍控制模块组成。系统通过多级容忍控制模块对系统进行不同粒度的容错控制及错误管理，多级容忍控制模块调度全局的容错机制，一旦在某一级容错模块中的出错频率超过了所能容忍的限度，就暂停该模块的检错。模块停止检错使得错误向下一级传递，由下一级模块进行检错及恢复任务，其中最高一级的处理机制为对片外上报错误指示。本发明通过多级检错及错误恢复的方式达到在系统出现错误的时能够实现快速检错并将系统恢复到正确的状态，在达到快速检错和恢复的同时尽可能的减小性能的损失。
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公开(公告)号：CN117559915A
公开(公告)日：2024-02-13
申请号：CN202410044070.0
申请日：2024-01-12
Applicant: 西北工业大学
Abstract: 本发明公开了一种基于双路径电感的双模振荡器，该振荡器包括：第一负阻对、第二负阻对、第三负阻对和双路径电感，第三负阻对分别连接第一负阻对和第二负阻对，第一负阻对和第二负阻对与所述双路径电感连接，各负阻对在工作时能够补充谐振腔消耗的能量。通过控制各负阻对的工作状态可以改变双路径电感的电流路径，从而改变等效电感值，实现了宽频带覆盖，同时较高的谐振腔阻抗降低了相位噪声。
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公开(公告)号：CN117348839B
公开(公告)日：2024-02-13
申请号：CN202311663104.6
申请日：2023-12-06
Applicant: 西北工业大学
IPC: G06F7/50
Abstract: 此外，本申请的加法器还具有良好的扩展性，精本发明涉及深度计算领域，具体提供了一种 度范围可以进一步扩展。多精度低开销加法器，包括加法器主体，以及用于接收输入信号，并在精度分割后等待加法器主体的加法操作的加法信号输入端；用于接收精度使能信号，确定加法器主体的精度状态的精度选择器；用于接收加法器主体的进位信号，并控制进位信号流向的进位选择器；用于根据进位信号流向，控制进位信号为精度使能信号对应的目标精度时，输出进位信号的进位控制器。本发明提出的多精度低开销加法器，在进行加法操作时可
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Patent Agency Ranking
公开(公告)号：CN118331905A
公开(公告)日：2024-07-12
申请号：CN202410753080.1
申请日：2024-06-12
Applicant: 西北工业大学
IPC: G06F13/30 , G06F13/374 , G06F13/40
Abstract: 本发明涉及片上互联总线设计技术领域，具体提出一种可扩展的片上互联总线结构，其包括多个主机接口电路与多个从机仲裁选择逻辑电路，多个主机接口电路与多个从机仲裁选择逻辑电路连接构成硬件互联矩阵结构，其中，主机端口的管理由主机接口电路完成，从机端口的管理由从机仲裁选择逻辑电路完成；主机端口和从机端口扩展或者缩减，均通过添加或去除主机接口电路和从机仲裁选择逻辑电路完成；从机仲裁选择逻辑电路支持固定优先级比较算法、循环优先级算法两种仲裁逻辑，通过选择不同的仲裁模式，满足不同应用场景下多个总线主机访问同一个从机时的仲裁需求。
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公开(公告)号：CN117559915B
公开(公告)日：2024-03-26
申请号：CN202410044070.0
申请日：2024-01-12
Applicant: 西北工业大学
Abstract: 本发明公开了一种基于双路径电感的双模振荡器，该振荡器包括：第一负阻对、第二负阻对、第三负阻对和双路径电感，第三负阻对分别连接第一负阻对和第二负阻对，第一负阻对和第二负阻对与所述双路径电感连接，各负阻对在工作时能够补充谐振腔消耗的能量。通过控制各负阻对的工作状态可以改变双路径电感的电流路径，从而改变等效电感值，实现了宽频带覆盖，同时较高的谐振腔阻抗降低了相位噪声。
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公开(公告)号：CN117348839A
公开(公告)日：2024-01-05
申请号：CN202311663104.6
申请日：2023-12-06
Applicant: 西北工业大学
IPC: G06F7/50
Abstract: 本发明涉及深度计算领域，具体提供了一种多精度低开销加法器，包括加法器主体，以及用于接收输入信号，并在精度分割后等待加法器主体的加法操作的加法信号输入端；用于接收精度使能信号，确定加法器主体的精度状态的精度选择器；用于接收加法器主体的进位信号，并控制进位信号流向的进位选择器；用于根据进位信号流向，控制进位信号为精度使能信号对应的目标精度时，输出进位信号的进位控制器。本发明提出的多精度低开销加法器，在进行加法操作时可以按照实际计算需求动态配置精度，更高效的处理数据，并在选定的精度下工作，节省资源开销；此外，本申请的加法器还具有良好的扩展性，精度范围可以进一步扩展。
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公开(公告)号：CN118606238B
公开(公告)日：2024-12-17
申请号：CN202411084934.8
申请日：2024-08-08
Applicant: 西北工业大学
Abstract: 本发明公开了一种系统芯片数据交互系统及方法，属于系统芯片设计领域，利用CRC控制器对DMA控制器接收到的数据进行校检，如果校检结果值与CRC控制器存储的预设校检值一致，则通过DMA控制器将接收到的数据传输至目标地址；否则，CRC控制器通知DMA控制器在当前总线周期结束之后释放总线，CRC控制器同时通知处理器核处理DMA控制器接收到的与预设校检值不一致的数据，确保存储体中及传输路径上的数据没有错误之后，通过DMA控制器传输到目标地址，同时确保不会在CRC控制器通知处理器核的这段时间内错误数据已经被DMA控制器传输到目标地址，本发明无需额外的性能权衡，找到了DMA搬运数据的时间窗口，在不影响性能的前提下提高了数据交互可靠性。
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公开(公告)号：CN118426735B
公开(公告)日：2024-09-27
申请号：CN202410885683.7
申请日：2024-07-03
Applicant: 西北工业大学
Abstract: 本发明公开了一种可变流水线纠检错加法运算系统及方法，属于加法运算系统技术领域，通过对来自总线的加法操作数进行加法运算，并输出加法结果和进位，每个加法器单元连接一个运算检测单元；利用运算检测单元对与其连接的加法器单元的加法结果进行检测，能够准确获取出现加法错误的加法器单元，并利用复用纠错单元对其负责区域内检测到错误的加法结果进行纠错，并将纠错后的结果输出至加法结果有误的加法器单元，实现快速的纠错，本申请利用运算检测单元能够实现加法运算的纠错，不需要引入额外的开销，提高了逻辑运算单元的可靠性，为实际应用提供了一种优选方案。
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