考虑体积管理与通道存储的微流控生物芯片物理设计方法

    公开(公告)号:CN116681022A

    公开(公告)日:2023-09-01

    申请号:CN202310551176.5

    申请日:2023-05-16

    Abstract: 本发明公开了一种考虑体积管理与通道存储的微流控生物芯片物理设计方法,在模拟退火的迭代过程开始前,预先设计了一个可行的初始解,初始解包括初始布局以及初始布线两个阶段;对于当前解的调整,提出了三种调整策略:1)平移组件或存储通道;2)旋转组件或存储通道;3)交换两组件的位置;在选择好某一调成策略后,需要拆除相关组件的布线,在执行完调整策略后进行布线重绕;最后,为了避免因调整策略而引发的冲突问题,本发明通过重调度技术对流处理任务的执行时间进行调整,从而使得每个调整后的解都是无冲突的。本发明将布局与布线通判考虑,有效地降低生化反应完成时间、流通道长度以及交叉点数量,大大提高布局布线的质量。

    一种slew约束下基于通孔柱和非默认规则线的层分配方法

    公开(公告)号:CN117034849A

    公开(公告)日:2023-11-10

    申请号:CN202310551177.X

    申请日:2023-05-16

    Abstract: 本发明公开了一种slew约束下基于通孔柱和非默认规则线的层分配方法,分为四个阶段:预分配阶段,消除边容量溢出阶段,规避网格单元面积溢出阶段,多精练阶段。在预分配阶段,致力于获得具有较理想的时延指标的三维布线方案;在消除边容量溢出阶段,采用资源感知策略中的轨道感知方法以全面消除所有导线溢出;在规避网格单元面积溢出阶段,在保证边容量溢出为0的情况下,使用资源感知策略的面积感知方法进一步减少网格单元面积溢出;在多精炼阶段,对已得到的线网在不恶化溢出的情况下进一步优化布线方案的时序性能。

    时序松弛约束下超大规模集成电路绕障X结构布线方法

    公开(公告)号:CN116451639A

    公开(公告)日:2023-07-18

    申请号:CN202310551173.1

    申请日:2023-05-16

    Abstract: 本发明公开了一种时序松弛约束下超大规模集成电路绕障X结构布线方法,在粒子群优化方法的基础上,采用一种基于遗传算子的更新方式,通过变异操作和交叉操作使粒子可以通过个体变化和种群之间信息交互来实现粒子群的搜索和更新。对处于半径的所有连线进行遍历,选择最小化线长和时延的布线结构,并允许牺牲少量的线长来增大引脚的时序松弛值。根据连线与障碍组相交的的情况来选择伪Steiner点,通过添加伪Steiner点使得所有引脚之间的连线完全绕障。本发明方法能够有效绕障并优化线长和最坏负松弛值(Worst Negative Slack,WNS),从而优化芯片的性能。

    有源像素阵列数字微流控生物芯片的液滴群布线方法

    公开(公告)号:CN119558266A

    公开(公告)日:2025-03-04

    申请号:CN202411701081.8

    申请日:2024-11-26

    Abstract: 本申请属于数字微流控芯片设计技术领域。本申请提供一种有源像素阵列数字微流控生物芯片的液滴群布线方法。本公开实施例首先利用液滴间距调整算法得到液滴初始位置;其次利用液滴预设路径搜索方法得到所有液滴的预设路径;最后利用并发布线算法得到液滴群布线结果。另一方面,该方法最大同时移动液滴数目几乎与液滴数目相同,并且可以在CPU运行时间控制在1s的条件下,完成在有源像素阵列数字微流控生物芯片上的大规模液滴集群的高效布线,并且最晚到达时间,平均到达时间均可以体现出本申请的优越性。该方法可以最大化利用芯片可用区域的资源,并且可以高效的处理液滴因为产生冲突而导致的布线失败情况。

    一种微流控FPVA生物芯片的架构一体化协同设计方法

    公开(公告)号:CN119294344A

    公开(公告)日:2025-01-10

    申请号:CN202411363584.9

    申请日:2024-09-27

    Abstract: 本申请属于微流控生物芯片电子自动化技术领域。本申请提供一种微流控FPVA生物芯片的架构一体化协同设计方法。本公开实施例利用基于列表调度的高阶综合算法,能在单次调度过程中获取生化试剂与微流控组件的逻辑关联,显著提高了高阶综合的设计效率和质量。利用基于ILP的物理协同设计算法,将组件布局和流通道布线统筹考虑,以最小化生化实验完成总时间与流体运输路径总长度为目标,生成高质量的物理设计方案。利用时序图结构中各操作与试剂之间的逻辑关系来筛选需要被约束的操作或试剂,进而删除冗余约束来减少ILP模型的解空间大小,减少了芯片设计的CPU运行时间。

    一种基于晶圆级封装工艺的重布线层芯粒间的互连方法

    公开(公告)号:CN118658855A

    公开(公告)日:2024-09-17

    申请号:CN202410728515.7

    申请日:2024-06-06

    Abstract: 本公开实施例是关于一种基于晶圆级封装工艺的重布线层芯粒间的互连方法。该方法包括:构建网格图,并将网格图划分成若干个子网格以得到若干个通道;基于子网格构建一张graph,在graph上建立最小生成树,根据graph中最中心的子网格为根,以将最小生成树转换为有向树;利用动态规划算法对有向树进行处理,以得到有向树中所有子树的最优合并方案;基于最优合并方案,利用动态布线图算法和A*算法生成全局布线方案。本公开实施例可以达到100%的布线率,且能够取得较大的总线长减少量。

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