通过逆处理的实时错误检测

    公开(公告)号:CN102402465B

    公开(公告)日:2015-06-17

    申请号:CN201110203150.9

    申请日:2011-07-20

    CPC classification number: G06F11/1641 G06F11/1679 G06F17/505 G06F2217/14

    Abstract: 本发明涉及通过逆处理的实时错误检测。公开了处理器、微处理器以及逻辑块系统和方法、错误检测系统和方法以及集成电路。在一个实施例中,一种基于逻辑的计算系统包括:第一处理芯;第二处理芯,根据第一处理芯来生成并且包括第一处理芯的反相逻辑等效物,使得第二处理芯的输出为第一处理芯的输出的互补;以及比较器逻辑,耦合成接收第一和第二处理芯的输出作为输入并且如果第二处理芯的输出不是第一处理器的输出的互补则提供错误输出。

    安全管理程序功能
    3.
    发明授权

    公开(公告)号:CN104866762B

    公开(公告)日:2018-12-18

    申请号:CN201510083697.8

    申请日:2015-02-16

    Abstract: 本发明涉及安全管理程序功能。本公开涉及用于限定用于控制分布式存储器访问保护系统的处理器安全权限级别的系统和方法。更具体地,用于访问计算机处理系统中的总线的安全管理程序功能包含用于访问系统存储器的诸如计算机处理单元(CPU)或直接存储器存取(DMA)的模块以及用于存储安全代码的存储器单元,诸如处理器状态字(PSW)或配置寄存器(DMA(REG))。该模块分配安全代码到处理事务并且安全代码通过模块对总线的访问是可见的。

    用于提高锁步核可用性的系统和方法

    公开(公告)号:CN104035843B

    公开(公告)日:2016-09-14

    申请号:CN201410080143.8

    申请日:2014-03-06

    CPC classification number: G06F9/3005 G06F11/0724 G06F11/0793 G06F11/1641

    Abstract: 一种用于提高锁步核可用性的系统和方法提供:将主CPU核的状态写入到状态缓冲器,由主CPU核执行任务的一个或多个指令以生成针对每个被执行的指令的第一输出,以及由校验器CPU核执行任务的一个或多个指令以生成针对每个被执行的指令的第二输出。所述方法进一步包括:将第一输出与第二输出相比较,并且如果第一输出不匹配于第二输出,则生成一个或多个控制信号,以及基于所述一个或多个控制信号的生成,将主CPU核的状态从状态缓冲器加载到主CPU核和校验器CPU核。

    用于提高锁步核可用性的系统和方法

    公开(公告)号:CN104035843A

    公开(公告)日:2014-09-10

    申请号:CN201410080143.8

    申请日:2014-03-06

    CPC classification number: G06F9/3005 G06F11/0724 G06F11/0793 G06F11/1641

    Abstract: 一种用于提高锁步核可用性的系统和方法提供:将主CPU核的状态写入到状态缓冲器,由主CPU核执行任务的一个或多个指令以生成针对每个被执行的指令的第一输出,以及由校验器CPU核执行任务的一个或多个指令以生成针对每个被执行的指令的第二输出。所述方法进一步包括:将第一输出与第二输出相比较,并且如果第一输出不匹配于第二输出,则生成一个或多个控制信号,以及基于所述一个或多个控制信号的生成,将主CPU核的状态从状态缓冲器加载到主CPU核和校验器CPU核。

    通过逆处理的实时错误检测

    公开(公告)号:CN102402465A

    公开(公告)日:2012-04-04

    申请号:CN201110203150.9

    申请日:2011-07-20

    CPC classification number: G06F11/1641 G06F11/1679 G06F17/505 G06F2217/14

    Abstract: 本发明涉及通过逆处理的实时错误检测。公开了处理器、微处理器以及逻辑块系统和方法、错误检测系统和方法以及集成电路。在一个实施例中,一种基于逻辑的计算系统包括:第一处理芯;第二处理芯,根据第一处理芯来生成并且包括第一处理芯的反相逻辑等效物,使得第二处理芯的输出为第一处理芯的输出的互补;以及比较器逻辑,耦合成接收第一和第二处理芯的输出作为输入并且如果第二处理芯的输出不是第一处理器的输出的互补则提供错误输出。

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