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公开(公告)号：CN119225508A
公开(公告)日：2024-12-31
申请号：CN202311585272.8
申请日：2023-11-24
Applicant: 英特尔公司
IPC: G06F1/3234
Abstract: 本申请描述了用于提供受限功率状态模式来管理处理器操作的设备、方法和系统。用于确定处理器在功率状态之间被转变所按照的模式的技术和机制。在一个实施例中，电路选择性地使处理器的功率管理转变至或转变自受限功率状态(LPS)模式，相较于替代性功率管理模式，该LPS模式使得两个或更多个功率状态中数量相对有限的功率状态对处理器可用。到或自LPS模式的转变是基于热状况来执行的，该热状况诸如基于处理器被设置在其中的壳体结构的表面温度的热状况。在另一实施例中，在LPS模式期间，基于软件进程的待决性或者基于此类软件工作负载的完成，在两个或更多个功率状态之间的转变被执行。
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Patent Agency Ranking
公开(公告)号：CN107533354B
公开(公告)日：2021-06-22
申请号：CN201680024597.0
申请日：2016-04-29
Applicant: 英特尔公司
IPC: G06F1/3287 , G06F1/324 , G06F1/3234 , G06F1/3296 , G06F9/50
Abstract: 在一个实施例中，处理器包括：多个处理引擎，包括第一处理引擎和第二处理引擎，用于独立地执行指令；以及功率控制器，包括性能状态控制逻辑，用于控制处理引擎中的至少一个的性能状态，以及第一逻辑，用于确定在第一窗口上的活动处理引擎的平均数量、第一窗口的处理器的估计的活动水平，并且至少部分地基于对估计的活动水平与活动处理引擎的平均数量的比较来调节性能状态控制逻辑会对其执行性能状态确定的窗口长度以及至少一个活动水平阈值中的至少一个。描述其他实施例并要求它们的权利。
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公开(公告)号：CN105183128A
公开(公告)日：2015-12-23
申请号：CN201510225652.X
申请日：2015-05-06
Applicant: 英特尔公司
Inventor： E·威斯曼 , Y·艾奇克 , D·拉杰万 , N·罗森茨维格 , E·罗特姆 , B·库珀 , P·S·迪芬伯格 , G·M·特尔林 , M·米谢利 , N·舒尔曼 , I·梅拉米德 , N·托克曼 , A·詹德勒 , A·吉恩 , Y·萨宾 , H·阿布萨拉 , E·纳坦森
IPC: G06F1/32
CPC classification number: G06F1/3287 , G06F1/3203 , G06F1/324 , G06F11/0757 , Y02D10/126 , Y02D10/171 , Y02D50/20
Abstract: 在一个实施例中，处理器封装包括：多个核和功率控制器。功率控制器可包括硬件轮停(HDC)逻辑，所述硬件轮停(HDC)逻辑导致其中一个核的至少一个逻辑处理器进入强制的空闲状态的，尽管该逻辑处理器具有工作负荷要执行。另外，如果至少一个其他逻辑处理器被阻止进入强制的空闲状态，HDC逻辑还可以导致该逻辑处理器在空闲时间段之前退出强制的空闲状态。描述并要求保护其他诸个实施例。
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公开(公告)号：CN105183128B
公开(公告)日：2021-02-26
申请号：CN201510225652.X
申请日：2015-05-06
Applicant: 英特尔公司
Inventor： E·威斯曼 , Y·艾奇克 , D·拉杰万 , N·罗森茨维格 , E·罗特姆 , B·库珀 , P·S·迪芬伯格 , G·M·特尔林 , M·米谢利 , N·舒尔曼 , I·梅拉米德 , N·托克曼 , A·詹德勒 , A·吉恩 , Y·萨宾 , H·阿布萨拉 , E·纳坦森
IPC: G06F1/3203 , G06F1/324 , G06F1/3287
Abstract: 在一个实施例中，处理器封装包括：多个核和功率控制器。功率控制器可包括硬件轮停(HDC)逻辑，所述硬件轮停(HDC)逻辑导致其中一个核的至少一个逻辑处理器进入强制的空闲状态的，尽管该逻辑处理器具有工作负荷要执行。另外，如果至少一个其他逻辑处理器被阻止进入强制的空闲状态，HDC逻辑还可以导致该逻辑处理器在空闲时间段之前退出强制的空闲状态。描述并要求保护其他诸个实施例。
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公开(公告)号：CN111381664A
公开(公告)日：2020-07-07
申请号：CN201911182566.X
申请日：2019-11-27
Applicant: 英特尔公司
IPC: G06F1/3234 , G06F1/324 , G06F1/3296
Abstract: 本申请公开了控制处理器中的功率状态降级。在实施例中，用于降级的处理器包括用于执行指令的多个核以及降级控制电路。降级控制电路用于：针对多个核中的每个核，确定该核中的功率状态中断事件的平均计数；确定该多个核的平均计数的总和；判定第一核的平均计数是否超过第一降级阈值；判定多个核的平均计数的总和是否超过第二降级阈值；以及响应于第一核的平均计数超过第一降级阈值并且平均计数的总和超过第二降级阈值的判定，执行对第一核的功率状态降级。描述了其他实施例并要求它们的权利。
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公开(公告)号：CN107533354A
公开(公告)日：2018-01-02
申请号：CN201680024597.0
申请日：2016-04-29
Applicant: 英特尔公司
CPC classification number: G06F1/3287 , G06F1/324 , G06F1/3243 , G06F1/3296 , G06F9/5094 , Y02D10/126 , Y02D10/152 , Y02D10/171 , Y02D10/172
Abstract: 在一个实施例中，处理器包括：多个处理引擎，包括第一处理引擎和第二处理引擎，用于独立地执行指令；以及功率控制器，包括性能状态控制逻辑，用于控制处理引擎中的至少一个的性能状态，以及第一逻辑，用于确定在第一窗口上的活动处理引擎的平均数量、第一窗口的处理器的估计的活动水平，并且至少部分地基于对估计的活动水平与活动处理引擎的平均数量的比较来调节性能状态控制逻辑会对其执行性能状态确定的窗口长度以及至少一个活动水平阈值中的至少一个。描述其他实施例并要求它们的权利。
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