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公开(公告)号：CN112463219A
公开(公告)日：2021-03-09
申请号：CN202011424482.5
申请日：2011-09-30
Applicant: 英特尔公司
Inventor： R·C·凡伦天 , J·C·三额詹 , R·E·桑斯 , R·D·凯文 , B·L·托尔 , S·G·杜兰 , J·G·韦德梅耶 , S·萨姆德若拉 , M·B·吉尔卡尔 , E·T·格罗科斯基 , J·C·哈尔 , D·R·布拉德福德 , E·乌尔德-阿迈德-瓦尔 , J·C·阿贝尔 , M·查尼 , S·阿布拉罕 , S·赛尔 , A·T·福塞斯 , C·扬特 , L·吴
Abstract: 本申请公开了向量友好指令格式及其执行。根据本发明的一种实施例，一种处理器被配置为执行指令集。该指令集包括向量友好指令格式。该向量友好指令格式具有多个字段，多个字段包括基操作字段、修饰符字段、增加操作字段和数据元素宽度字段，其中，第一指令格式通过将不同的值放置在基操作字段、修饰符字段、α字段、β字段和数据元素宽度字段中来支持不同版本的基操作和不同的增加操作，且其中，在指令流中以第一指令格式的指令每次出现时，不同值中的仅一个可以被放置在基操作字段、修饰符字段、α字段、β字段和数据元素宽度字段中的每一个中。
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公开(公告)号：CN109952566A
公开(公告)日：2019-06-28
申请号：CN201680090755.2
申请日：2016-12-12
Applicant: 英特尔公司
Inventor： J·W·布兰德特 , R·S·查普尔 , J·考博尔 , E·T·格罗科斯基 , S·H·冈瑟 , B·M·盖伊 , T·R·赫夫 , C·J·休斯 , E·乌尔德-阿迈德-瓦尔 , R·辛格豪尔 , S·Y·索托德 , B·L·托尔 , L·拉波波特 , D·帕普沃斯 , J·D·艾伦
IPC: G06F12/0817
Abstract: 本发明公开了一种处理器架构的实施例。在实施例中，处理器包括解码器、执行单元、一致性高速缓存和互连。所述解码器用于对用于将高速缓存行归零的指令进行解码。所述执行单元用于发布用于发起高速缓存行大小的零写入的写入命令。所述一致性高速缓存用于接收所述写入命令、用于判定所述高速缓存行中是否存在命中以及所命中高速缓存行的高速缓存一致性协议状态是经修改状态还是排他状态、用于将高速缓存行配置成指示全零、并且用于向所述互连发布所述写入命令。所述互连用于响应于接收到所述写入命令而向必须对其判定是否存在命中的多个其他一致性高速缓存中的每一个发布监听。
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公开(公告)号：CN104756090B
公开(公告)日：2018-04-20
申请号：CN201380056228.6
申请日：2013-06-29
Applicant: 英特尔公司
IPC: G06F12/123 , G06F12/126 , G06F13/14
CPC classification number: G06F12/126 , G06F12/123 , Y02D10/13
Abstract: 在一个实施例中，处理器包括解码逻辑，所述解码逻辑接收并解码第一存储器访问指令以将数据与第一级别的替换状态指示符一起存储在缓存存储器中，并向控制逻辑发送经解码的第一存储器访问指令。接着，控制逻辑响应于经解码的第一存储器访问指令，将数据存储在第一组缓存存储器的第一路中，将第一级别的替换状态指示符存储在第一路的元数据字段中。描述并要求保护其他实施例。
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公开(公告)号：CN109952566B
公开(公告)日：2024-08-23
申请号：CN201680090755.2
申请日：2016-12-12
Applicant: 英特尔公司
Inventor： J·W·布兰德特 , R·S·查普尔 , J·考博尔 , E·T·格罗科斯基 , S·H·冈瑟 , B·M·盖伊 , T·R·赫夫 , C·J·休斯 , E·乌尔德-阿迈德-瓦尔 , R·辛格豪尔 , S·Y·索托德 , B·L·托尔 , L·拉波波特 , D·帕普沃斯 , J·D·艾伦
IPC: G06F12/0817
Abstract: 本发明公开了一种处理器架构的实施例。在实施例中，处理器包括解码器、执行单元、一致性高速缓存和互连。所述解码器用于对用于将高速缓存行归零的指令进行解码。所述执行单元用于发布用于发起高速缓存行大小的零写入的写入命令。所述一致性高速缓存用于接收所述写入命令、用于判定所述高速缓存行中是否存在命中以及所命中高速缓存行的高速缓存一致性协议状态是经修改状态还是排他状态、用于将高速缓存行配置成指示全零、并且用于向所述互连发布所述写入命令。所述互连用于响应于接收到所述写入命令而向必须对其判定是否存在命中的多个其他一致性高速缓存中的每一个发布监听。
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公开(公告)号：CN107608716B
公开(公告)日：2020-12-15
申请号：CN201710936456.2
申请日：2011-09-30
Applicant: 英特尔公司
Inventor： R·C·凡伦天 , J·C·三额詹 , R·E·桑斯 , R·D·凯文 , B·L·托尔 , S·G·杜兰 , J·G·韦德梅耶 , S·萨姆德若拉 , M·B·吉尔卡尔 , E·T·格罗科斯基 , J·C·哈尔 , D·R·布拉德福德 , E·乌尔德-阿迈德-瓦尔 , J·C·阿贝尔 , M·查尼 , S·阿布拉罕 , S·赛尔 , A·T·福塞斯 , C·扬特 , L·吴
Abstract: 本申请公开了向量友好指令格式及其执行。根据本发明的一种实施例，一种处理器被配置为执行指令集。该指令集包括向量友好指令格式。该向量友好指令格式具有多个字段，多个字段包括基操作字段、修饰符字段、增加操作字段和数据元素宽度字段，其中，第一指令格式通过将不同的值放置在基操作字段、修饰符字段、α字段、β字段和数据元素宽度字段中来支持不同版本的基操作和不同的增加操作，且其中，在指令流中以第一指令格式的指令每次出现时，不同值中的仅一个可以被放置在基操作字段、修饰符字段、α字段、β字段和数据元素宽度字段中的每一个中。
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Patent Agency Ranking
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公开(公告)号：CN107918546A
公开(公告)日：2018-04-17
申请号：CN201711135874.8
申请日：2014-03-28
Applicant: 英特尔公司
CPC classification number: G06F9/30036 , G06F9/30014 , G06F9/30018 , G06F9/30032 , G06F9/3016
Abstract: 公开利用经掩码的全寄存器访问实现部分寄存器访问的处理器、方法和系统。一种方法包括接收打包数据指令，该指令指示第一较窄的源打包数据操作数和较窄的目的地操作数。将该指令映射到经掩码的打包数据操作，该经掩码的打包数据操作指示比第一较窄的源操作数宽且包括第一较窄的源操作数的第一较宽的源打包数据操作数，且指示比较窄的目的地操作数宽且包括较窄的目的地操作数的较宽的目的地操作数。生成打包数据操作掩码，其包括用于由经掩码的打包数据操作存储的打包数据结果的每个对应结果数据元素的掩码元素。与由经掩码的操作存储的、本来不会由打包数据指令存储的结果数据元素对应的所有掩码元素将被掩码掉。利用打包数据操作掩码执行经掩码的操作。将打包数据结果存储在较宽的目的地操作数中。
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公开(公告)号：CN106406817A
公开(公告)日：2017-02-15
申请号：CN201610804703.9
申请日：2011-09-30
Applicant: 英特尔公司
Inventor： R·C·凡伦天 , J·C·三额詹 , R·E·桑斯 , R·D·凯文 , B·L·托尔 , S·G·杜兰 , J·G·韦德梅耶 , S·萨姆德若拉 , M·B·吉尔卡尔 , E·T·格罗科斯基 , J·C·哈尔 , D·R·布拉德福德 , E·乌尔德-阿迈德-瓦尔 , J·C·阿贝尔 , M·查尼 , S·阿布拉罕 , S·赛尔 , A·T·福塞斯 , C·扬特 , L·吴
CPC classification number: G06F9/30145 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30047 , G06F9/30149 , G06F9/30181 , G06F9/30185 , G06F9/30192 , G06F9/34
Abstract: 本申请公开了向量友好指令格式及其执行。根据本发明的一种实施例，一种处理器被配置为执行指令集。该指令集包括向量友好指令格式。该向量友好指令格式具有多个字段，多个字段包括基操作字段、修饰符字段、增加操作字段和数据元素宽度字段，其中，第一指令格式通过将不同的值放置在基操作字段、修饰符字段、α字段、β字段和数据元素宽度字段中来支持不同版本的基操作和不同的增加操作，且其中，在指令流中以第一指令格式的指令每次出现时，不同值中的仅一个可以被放置在基操作字段、修饰符字段、α字段、β字段和数据元素宽度字段中的每一个中。
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公开(公告)号：CN104756090A
公开(公告)日：2015-07-01
申请号：CN201380056228.6
申请日：2013-06-29
Applicant: 英特尔公司
CPC classification number: G06F12/126 , G06F12/123 , Y02D10/13
Abstract: 在一个实施例中，处理器包括解码逻辑，所述解码逻辑接收并解码第一存储器访问指令以将数据与第一级别的替换状态指示符一起存储在缓存存储器中，并向控制逻辑发送经解码的第一存储器访问指令。接着，控制逻辑响应于经解码的第一存储器访问指令，将数据存储在第一组缓存存储器的第一路中，将第一级别的替换状态指示符存储在第一路的元数据字段中。描述并要求保护其他实施例。
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公开(公告)号：CN109313556B
公开(公告)日：2024-01-23
申请号：CN201780034999.3
申请日：2017-06-06
Applicant: 英特尔公司
IPC: G06F9/38
Abstract: 一方面的处理器包括解码单元，用于对矩阵乘法指令解码。矩阵乘法指令用于指示第一源矩阵的第一存储器位置、用于指示第二源矩阵的第二存储器位置、并且用于指示将存储结果矩阵的第三存储器位置。处理器还包括执行单元，与解码单元耦合。执行单元用于响应于矩阵乘法指令进行以下操作：在中断之前将第一和第二源矩阵的部分相乘，并且响应于中断而存储完成进展指示符。完成进展指示符用于指示在中断之前将已经完成的将第一和第二源矩阵相乘以及将对应(56)对比文件Yevgen Voronenko等.MechanicalDerivation of Fused Multiply–AddAlgorithms for Linear Transforms《. IEEETransactions on Signal Processing 》.2007,第55卷(第9期),全文.
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