公开(公告)号：CN108701040A

公开(公告)日：2018-10-23

申请号：CN201780010719.5

申请日：2017-01-10

Applicant: 英特尔公司

Inventor： M.米夏利 ,  J.W.布兰特 ,  G.奈格 ,  A.K.马利克 ,  R.M.桑卡兰 ,  R.马卡拉姆 ,  B.C.查芬 ,  J.B.克罗斯兰德 ,  H.P.安文

IPC: G06F9/448 ,  G06F9/30

CPC classification number: G06F9/3009 ,  G06F9/3004 ,  G06F9/30076 ,  G06F9/3851 ,  G06F9/52 ,  G06F13/4068

Abstract: 一方面的处理器包括用于解码用于指示第一备选状态的用户级别暂停线程指令的解码单元。处理器还包括与解码单元耦合的执行单元。执行单元用于在用户特权级别执行指令。响应于指令，执行单元将：（a）暂停用户级别线程的执行，将已从所述用户级别线程接收到指令;（b）将其上将已正运行用户级别线程的逻辑处理器过渡到所指示的第一备选状态;以及（c）当逻辑处理器处于所指示的第一备选状态时，通过这样的延迟来恢复用户级别线程的执行，所述延迟将小于当逻辑处理器处于停止处理器功率状态时可以恢复执行线程的延迟的一半。

公开(公告)号：CN108351781B

公开(公告)日：2024-01-23

申请号：CN201680068785.3

申请日：2016-11-30

Applicant: 英特尔公司

Inventor： B.C.查芬 ,  R.J.克彦科 ,  A.索达尼

IPC: G06F9/30 ,  G06F12/02 ,  G06F12/0811

Abstract: 指令和逻辑提供利用MONITOR和MWAIT指令的用户级线程同步。处理器中的一个或多个模型特定寄存器（MSR）可以被配置处于第一执行状态以指定对用户级线程同步架构的支持。实施例包括多个硬件线程或处理核；对应的监视地址状态存储装置，用以存储发布MONITOR请求的多个执行线程中的每个的最后监视地址；高速缓冲存储器，用以记录针对存储器存储位置的地址的关联状态和MONITOR请求，以及响应于接收到对该地址的MWAIT请求，记录与MWAIT请求关联的执行核的监视地址的关联等待‑到‑触发状态；其中，当所述一个或多个MSR被配置处于所述第一执行状态时，响应于接收到所述MWAIT请求，所述执行核

公开(公告)号：CN115016907A

公开(公告)日：2022-09-06

申请号：CN202210427999.2

申请日：2017-01-10

Applicant: 英特尔公司

Inventor： M.米夏利 ,  J.W.布兰特 ,  G.奈格 ,  A.K.马利克 ,  R.M.桑卡兰 ,  R.马卡拉姆 ,  B.C.查芬 ,  J.B.克罗斯兰德 ,  H.P.安文

IPC: G06F9/48 ,  G06F9/52 ,  G06F13/40 ,  G06F9/30 ,  G06F9/38

Abstract: 一方面的处理器包括用于解码用于指示第一备选状态的用户级别暂停线程指令的解码单元。处理器还包括与解码单元耦合的执行单元。执行单元用于在用户特权级别执行指令。响应于指令，执行单元将：（a）暂停用户级别线程的执行，将已从所述用户级别线程接收到指令;（b）将其上将已正运行用户级别线程的逻辑处理器过渡到所指示的第一备选状态;以及（c）当逻辑处理器处于所指示的第一备选状态时，通过这样的延迟来恢复用户级别线程的执行，所述延迟将小于当逻辑处理器处于停止处理器功率状态时可以恢复执行线程的延迟的一半。

公开(公告)号：CN108701040B

公开(公告)日：2022-05-13

申请号：CN201780010719.5

申请日：2017-01-10

Applicant: 英特尔公司

Inventor： M.米夏利 ,  J.W.布兰特 ,  G.奈格 ,  A.K.马利克 ,  R.M.桑卡兰 ,  R.马卡拉姆 ,  B.C.查芬 ,  J.B.克罗斯兰德 ,  H.P.安文

IPC: G06F9/448 ,  G06F9/30

Abstract: 一方面的处理器包括用于解码用于指示第一备选状态的用户级别暂停线程指令的解码单元。处理器还包括与解码单元耦合的执行单元。执行单元用于在用户特权级别执行指令。响应于指令，执行单元将：（a）暂停用户级别线程的执行，将已从所述用户级别线程接收到指令;（b）将其上将已正运行用户级别线程的逻辑处理器过渡到所指示的第一备选状态;以及（c）当逻辑处理器处于所指示的第一备选状态时，通过这样的延迟来恢复用户级别线程的执行，所述延迟将小于当逻辑处理器处于停止处理器功率状态时可以恢复执行线程的延迟的一半。

公开(公告)号：CN108351781A

公开(公告)日：2018-07-31

申请号：CN201680068785.3

申请日：2016-11-30

Applicant: 英特尔公司

Inventor： B.C.查芬 ,  R.J.克彦科 ,  A.索达尼

IPC: G06F9/30 ,  G06F12/02 ,  G06F12/0811

CPC classification number: G06F9/52 ,  G06F12/0806 ,  G06F2201/885 ,  G06F2209/521

Abstract: 指令和逻辑提供利用MONITOR和MWAIT指令的用户级线程同步。处理器中的一个或多个模型特定寄存器（MSR）可以被配置处于第一执行状态以指定对用户级线程同步架构的支持。实施例包括多个硬件线程或处理核；对应的监视地址状态存储装置，用以存储发布MONITOR请求的多个执行线程中的每个的最后监视地址；高速缓冲存储器，用以记录针对存储器存储位置的地址的关联状态和MONITOR请求，以及响应于接收到对该地址的MWAIT请求，记录与MWAIT请求关联的执行核的监视地址的关联等待-到-触发状态；其中，当所述一个或多个MSR被配置处于所述第一执行状态时，响应于接收到所述MWAIT请求，所述执行核要将请求线程转变到优化的睡眠状态。