公开(公告)号：CN101620589A

公开(公告)日：2010-01-06

申请号：CN200910139647.1

申请日：2009-06-30

Applicant: 英特尔公司

Inventor： Z·斯佩贝尔 ,  S·芬克尔斯坦 ,  G·普里布什 ,  A·格拉德斯坦 ,  G·贝尔 ,  T·庞斯

IPC: G06F15/80 ,  G06F7/57 ,  G06F9/38

CPC classification number: G06F9/3861 ,  G06F9/30014 ,  G06F9/30036

Abstract: 公开了用于处理执行单指令多数据(SIMD)指令的处理器中的浮点异常的方法和装置。在一个实施例中，为SIMD浮点运算识别数值异常，启动SIMD微运算，以便为所述SIMD浮点运算产生分组结果的两个分组局部结果。启动SIMD反规格化微运算，以便合并这两个分组局部结果，并对所合并的分组局部结果中的一个或多个元素执行反规格化，以便为SIMD浮点运算产生具有一个或多个非规格化元素的分组结果。设定标志，并将其与分组局部结果一起进行存储，用以标识非规格元素。在一个实施例中，在SIMD浮点运算使用乘法时，启动SIMD规格化微运算，以便在该SIMD浮点运算之前，产生规格化的伪内部浮点表示。

公开(公告)号：CN118132146A

公开(公告)日：2024-06-04

申请号：CN202410247930.0

申请日：2020-02-27

Applicant: 英特尔公司

Inventor： M·阿德尔曼 ,  R·瓦伦丁 ,  B·齐夫 ,  A·格拉德斯坦 ,  S·鲁巴诺维奇 ,  A·海内克 ,  E·乔加纳斯

IPC: G06F9/30

Abstract: 用于下转换以及交错多个浮点值的装置和方法。一种下转换并且交错数据元素的装置和方法。处理器的一个实施例包括：解码器，其用于解码第一指令来生成经解码的指令；第一源寄存器，其用于存储第一多个紧缩数据元素；第二源寄存器，其用于存储第二多个紧缩数据元素；目的地寄存器，其用于存储第三多个和第四多个紧缩数据元素；执行电路，其用于执行经解码的指令，所述执行电路包括：下转换电路，其用于下转换所述第一(第二)多个紧缩数据元素中的每一个以生成所述第三(第四)多个紧缩数据元素之一；交错电路，其用于在目的地寄存器内交错所述第三多个紧缩数据元素与所述第四多个紧缩数据元素。

公开(公告)号：CN101620589B

公开(公告)日：2013-06-19

申请号：CN200910139647.1

申请日：2009-06-30

Applicant: 英特尔公司

Inventor： Z·斯佩贝尔 ,  S·芬克尔斯坦 ,  G·普里布什 ,  A·格拉德斯坦 ,  G·贝尔 ,  T·庞斯

IPC: G06F15/80 ,  G06F7/57 ,  G06F9/38

CPC classification number: G06F9/3861 ,  G06F9/30014 ,  G06F9/30036

Abstract: 公开了用于处理执行单指令多数据(SIMD)指令的处理器中的浮点异常的方法和装置。在一个实施例中，为SIMD浮点运算识别数值异常，启动SIMD微操作，以便为所述SIMD浮点运算产生分组结果的两个分组局部结果。启动SIMD反规格化微操作，以便合并这两个分组局部结果，并对所合并的分组局部结果中的一个或多个元素执行反规格化，以便为SIMD浮点运算产生具有一个或多个非规格化元素的分组结果。设定标志，并将其与分组局部结果一起进行存储，用以标识非规格元素。在一个实施例中，在SIMD浮点运算使用乘法时，启动SIMD规格化微操作，以便在该SIMD浮点运算之前，产生规格化的伪内部浮点表示。