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公开(公告)号：CN113867802A
公开(公告)日：2021-12-31
申请号：CN202111461574.5
申请日：2021-12-03
Applicant: 芯来科技(武汉)有限公司
Abstract: 本申请实施例中提供了一种中断分发装置、芯片和电子设备。中断分发装置与中断源和多个处理器核通信连接；中断分发装置用于接收处理器核的配置信息；中断分发装置还用于依据配置信息将中断源产生的中断信号广播至所有处理器核或定向分发至目标处理器核。采用本申请的中断分发装置能够实现中断信号的广播分发机制和定向分发机制，使得中断信号能够精确的进行分发。
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公开(公告)号：CN109388373B
公开(公告)日：2023-03-14
申请号：CN201811187700.0
申请日：2018-10-12
Applicant: 芯来科技(武汉)有限公司
Inventor： 胡振波
Abstract: 本发明公开了一种用于低功耗内核的乘除法器，包括：译码器，译码器用于将乘法指令译码成乘法操作、将除法指令译码成除法操作，还包括：运算逻辑电路，运算逻辑电路用于接收译码器传输来的乘法操作和除法操作，运算逻辑电路还用于接收外部传输来的操作数并根据指令计算得出乘法和/或除法的运算结果，运算逻辑电路包括：第一寄存器、第二寄存器和数据运算选择单元，第一寄存器与数据运算选择单元连接，第二寄存器与数据运算选择单元连接，数据运算选择单元用于对操作数进行运算，通过复用加法器和寄存器，使用同一套硬件资源完成乘法操作和除法操作，以达到使用同一套硬件资源完成乘法操作和除法操作，提高运算性能，节约面积减小功耗的目的。
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公开(公告)号：CN109376098B
公开(公告)日：2022-12-27
申请号：CN201811187561.1
申请日：2018-10-12
Applicant: 芯来科技(武汉)有限公司
Inventor： 胡振波
IPC: G06F12/0888 , G06F5/06
Abstract: 本发明公开了一种前向旁路缓存电路，包括：旁路控制单元、缓存单元和数据选择器，旁路控制单元设置有三个输入端和三个输出端，缓存单元设置有三个输入端和三个输出端，数据选择器设置有三个输入端和一个输出端，旁路控制单元与缓存单元连接，缓存单元与数据选择器连接，旁路控制单元用于根据来自上级和下级的信号控制缓存单元是否写入数据和读出数据，缓存单元用于根据信号写入数据和读出数据，数据选择器用于选择输出数据的来源来自外部输入数据或缓存单元内的数据，通过用面积换时序的方法，增加旁路缓存，由于增加了这一个额外的缓存表项，可以将后项的握手信号时序路径砍断，以达到有效的解决反压时序问题，且对于前向路径不受影响的目的。
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公开(公告)号：CN113886054B
公开(公告)日：2022-04-15
申请号：CN202111460925.0
申请日：2021-12-03
Applicant: 芯来科技(武汉)有限公司
Abstract: 本申请实施例中提供了一种中断处理装置、芯片和电子设备。中断处理装置与中断源和多个处理器核通信连接；中断处理装置接收多个处理器核发送的占有信息，并从多个处理器核中选择最先通过轮询仲裁机制的处理器核为目标处理器核；中断处理装置在满足配置条件下，依据目标处理器核的占有信息将中断源发送的中断信号分发至目标处理器核。采用本申请的中断处理装置能够通过轮询仲裁机制和占有信息将中断信号发送至目标处理器核，进而实现了中断信号精确分发至对应的处理器核。
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Patent Agency Ranking
公开(公告)号：CN113886054A
公开(公告)日：2022-01-04
申请号：CN202111460925.0
申请日：2021-12-03
Applicant: 芯来科技(武汉)有限公司
Abstract: 本申请实施例中提供了一种中断处理装置、芯片和电子设备。中断处理装置与中断源和多个处理器核通信连接；中断处理装置接收多个处理器核发送的占有信息，并从多个处理器核中选择最先通过轮询仲裁机制的处理器核为目标处理器核；中断处理装置在满足配置条件下，依据目标处理器核的占有信息将中断源发送的中断信号分发至目标处理器核。采用本申请的中断处理装置能够通过轮询仲裁机制和占有信息将中断信号发送至目标处理器核，进而实现了中断信号精确分发至对应的处理器核。
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公开(公告)号：CN110007964A
公开(公告)日：2019-07-12
申请号：CN201910198363.3
申请日：2019-03-15
Applicant: 芯来科技(武汉)有限公司
Inventor： 胡振波
Abstract: 本发明公开了一种用于RISC-V架构的中断系统，所述系统包括：CLIC中原有的寄存器，还包括有：pushmcause寄存器、pushmepc寄存器、中断响应寄存器和mtvt2寄存器；pushmcause寄存器，用于通过指令将mcause中的值存入堆栈中；pushmepc寄存器，用于通过指令将mepc中的值存入堆栈中；中断响应寄存器，用于通过指令响应CLIC发出的非向量中断请求，获取中断子程序入口地址和修改全局中断使能；mtvt2寄存器，用于储存CLIC模式下的非向量中断的基地址，通过增加寄存器或改变部分指令，减少指令运行条数，以达到提高寄存器中的值保存的速度，缩短跳转到相应中断子程序入口的时间，提高效率的目的。
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公开(公告)号：CN113867802B
公开(公告)日：2022-04-15
申请号：CN202111461574.5
申请日：2021-12-03
Applicant: 芯来科技(武汉)有限公司
Abstract: 本申请实施例中提供了一种中断分发装置、芯片和电子设备。中断分发装置与中断源和多个处理器核通信连接；中断分发装置用于接收处理器核的配置信息；中断分发装置还用于依据配置信息将中断源产生的中断信号广播至所有处理器核或定向分发至目标处理器核。采用本申请的中断分发装置能够实现中断信号的广播分发机制和定向分发机制，使得中断信号能够精确的进行分发。
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公开(公告)号：CN109032973B
公开(公告)日：2020-10-16
申请号：CN201810741624.7
申请日：2018-07-09
Applicant: 芯来科技(武汉)有限公司
Inventor： 胡振波
Abstract: 本发明公开了一种ICB总线系统及协议，系统包括：主接口和从接口，主接口与从接口之间设置有命令通道和返回通道；主接口，用于发送读写请求信号、接收读写接受信号、接收读写反馈请求信号、发送读写反馈接受信号、接收读反馈的数据；从接口，用于接收读写请求信号、发送读写接受信号、发送读写反馈请求信号、接收读写反馈接受信号、发送读反馈的数据；命令通道，用于传输读写请求信号、读写接受信号；返回通道，用于传输读写反馈请求信号、读写反馈接受信号，通过两个独立的通道完成主设备和从设备之间的读写操作，通过ICB协议实现两次握手使主从设备建立连接，达到使ICB总线兼具高速性和易用性的目的。
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公开(公告)号：CN109376000B
公开(公告)日：2022-02-15
申请号：CN201811241584.6
申请日：2018-10-24
Applicant: 芯来科技(武汉)有限公司
Inventor： 胡振波
Abstract: 本发明公开了一种用于RISC‑V架构的快速中断控制系统及方法，包括：匣口、中断源优先级寄存器、中断等待寄存器、优先级阈值寄存器、优先级判断模块、中断使能寄存器、中断响应寄存器、中断完成寄存器和EIP寄存器，每个中断源对应一个中断源优先级寄存器，匣口控制中断源的中断请求单一发送；中断源优先级寄存器存储中断源的优先级；中断等待寄存器用于存储表示中断等待状态的数值；优先级阈值寄存器存储中断目标的优先级阈值；优先级判断模块对比中断源和中断目标的优先级；中断使能寄存器存储屏蔽中断源的状态数值，通过在中断源与中断目标之间设置快速中断控制系统，控制中断请求的发送，达到解决在RISC‑V架构中实现中断嵌套机制问题的目的。
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