公开(公告)号：CN107222209A

公开(公告)日：2017-09-29

申请号：CN201710387160.X

申请日：2012-06-08

Applicant: 美国亚德诺半导体公司

Inventor： K·Q·恩古因 ,  付洁 ,  朱潇挺

IPC: H03L7/099 ,  H03L7/23

Abstract: 本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。

公开(公告)号：CN102820887A

公开(公告)日：2012-12-12

申请号：CN201210188718.9

申请日：2012-06-08

Applicant: 美国亚德诺半导体公司

Inventor： K·Q·恩古因 ,  付洁 ,  朱潇挺

IPC: H03L7/091 ,  H03L7/18

CPC classification number: H03L7/0991 ,  H03L7/23

Abstract: 本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。