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公开(公告)号：CN100502246C
公开(公告)日：2009-06-17
申请号：CN200380100174.5
申请日：2003-10-08
Applicant: 索尼株式会社
CPC classification number: H04L1/006 , H03M13/25 , H03M13/258 , H03M13/27 , H03M13/29 , H03M13/2972 , H04L1/0055 , H04L1/0065 , H04L1/0071
Abstract: 本发明可应用于有关串行连接编码和串行连接编码调制的处理。在作为内部编码的第二编码过程(107)中，输出脉冲响应有限的未通过编码或通过编码获得的序列和输出脉冲响应无限的通过编码获得的序列。在第二编码处理(107)之前的再排列(106)中，使这种序列不相混合。
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公开(公告)号：CN1272253A
公开(公告)日：2000-11-01
申请号：CN99800819.2
申请日：1999-05-17
Applicant: 索尼株式会社
IPC: H03M13/23
CPC classification number: H03M13/3972 , H03M13/3905 , H03M13/3911 , H03M13/3922 , H03M13/3927 , H03M13/6566
Abstract: 计算状态数目×舍项长度的Ⅰβ(βt～βt－D+1)之后,边计算此后续的舍项长度以外的Ⅰβ(βt－D～βt－2D+1)边依次对其舍项长度以外软输出进行计算,同时依次计算下一舍项长度的Ⅰβ。这样,解码器4通过以并行方式对舍项长度内的Ⅰβ和逆向舍项长度以上的Ⅰβ进行计算,这样每一时钟的Ⅰβ的计算便为状态数目×2,以很少的计算量即可完成,可以提高解码动作的速度。
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公开(公告)号：CN1220522A
公开(公告)日：1999-06-23
申请号：CN98125339.3
申请日：1998-12-18
Applicant: 索尼株式会社
IPC: H03M13/12
CPC classification number: H03M13/6583 , H03M13/4107 , H03M13/4123 , H03M13/4161 , H03M13/4176
Abstract: 除了存储单元序列之外设置一个与分割长度一样长的寄存器序列,相应于每个状态排列。与状态00相应的寄存器序列中各级的选择器的输出被输入到寄存器序列中的一个寄存器1021中和选择器中。将前级寄存器的输出分别输入到那三个选择器中。在终止接收字以及其他情形下,这三个选择器根据控制电路的控制将输出切换到后级。从而,在终止接收字时,原样传送存储在寄存器序列中的信息。利用这种操作,在终止接收字时能对到达状态00的路径进行译码。
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公开(公告)号：CN100546204C
公开(公告)日：2009-09-30
申请号：CN200480000602.1
申请日：2004-05-28
Applicant: 索尼株式会社
CPC classification number: H03M13/2906 , G11B20/18 , G11B20/1866 , G11B2020/1836 , H03M13/1111 , H03M13/1191 , H03M13/15 , H03M13/1515 , H03M13/152 , H03M13/2936
Abstract: 提供了一种适于解码通过使用环R线性码来编码的编码数据的解码方法与解码器、程序、记录与再现装置与方法、再现装置与方法。在步骤S21，低密度化处理部件执行奇偶校验矩阵低密度化处理，对在所获得的接收字中包含的奇偶校验矩阵的行进行线性组合，并且根据线性组合的结果生成奇偶校验矩阵，由此降低用于解码的奇偶校验矩阵的密度。在步骤S22，LDPC解码部件利用经过步骤S21中的低密度化处理的奇偶校验矩阵并且通过使用和积算法(SPA)来进行解码。当完成在步骤S22的处理时，该LDPC解码部件终止对于接收字的解码处理。本发明可以用于纠错系统。
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公开(公告)号：CN1692557A
公开(公告)日：2005-11-02
申请号：CN200380100174.5
申请日：2003-10-08
Applicant: 索尼株式会社
CPC classification number: H04L1/006 , H03M13/25 , H03M13/258 , H03M13/27 , H03M13/29 , H03M13/2972 , H04L1/0055 , H04L1/0065 , H04L1/0071
Abstract: 本发明可应用于有关串行连接编码和串行连接编码调制的处理。在作为内部编码的第二编码过程(107)中，输出脉冲响应有限的未通过编码或通过编码获得的序列和输出脉冲响应无限的通过编码获得的序列。在第二编码处理(107)之前的再排列(106)中，使这种序列不相混合。
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Patent Agency Ranking
公开(公告)号：CN101146083B
公开(公告)日：2013-05-08
申请号：CN200710154603.7
申请日：2007-09-12
Applicant: 索尼株式会社
IPC: H04L27/26
CPC classification number: H04L25/0234 , H04L25/0216 , H04L25/022 , H04L25/0222 , H04L25/025 , H04L25/03159 , H04L27/2647 , H04L2025/03414
Abstract: 一种OFDM接收机，包括：OFDM信号接收装置，用于接收正交频分复用(OFDM)信号；信道特性估计装置，用于使用由OFDM信号接收装置接收的OFDM信号中的导频信号估计信道特性；以及传输失真补偿装置，用于基于由信道特性估计装置估计的信道特性对由OFDM信号接收装置接收的OFDM信号施加用于补偿传输失真的处理。信道特性估计装置包括：多种类型的时间方向信道估计装置，用于信道特性的估计；以及切换控制装置，用于根据信道状态切换这些估计装置。
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公开(公告)号：CN1698272A
公开(公告)日：2005-11-16
申请号：CN200480000602.1
申请日：2004-05-28
Applicant: 索尼株式会社
CPC classification number: H03M13/2906 , G11B20/18 , G11B20/1866 , G11B2020/1836 , H03M13/1111 , H03M13/1191 , H03M13/15 , H03M13/1515 , H03M13/152 , H03M13/2936
Abstract: 提供了一种适于解码通过使用环R线性码来编码的编码数据的解码方法与解码器、程序、记录与再现装置与方法、再现装置与方法。在步骤S21，低密度化处理部件执行奇偶校验矩阵低密度化处理，对在所获得的接收字中包含的奇偶校验矩阵的行进行线性组合，并且根据线性组合的结果生成奇偶校验矩阵，由此降低用于解码的奇偶校验矩阵的密度。在步骤S22，LDPC解码部件利用经过步骤S21中的低密度化处理的奇偶校验矩阵并且通过使用和积算法(SPA)来进行解码。当完成在步骤S22的处理时，该LDPC解码部件终止对于接收字的解码处理。本发明可以用于纠错系统。
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公开(公告)号：CN101714966B
公开(公告)日：2013-06-19
申请号：CN200910174551.9
申请日：2009-09-28
Applicant: 索尼株式会社
CPC classification number: H04L27/2662 , H04L25/0232 , H04L25/03159 , H04L27/2656 , H04L27/2665
Abstract: 本发明涉及接收装置和接收方法。接收装置包括：第一至第三位置确定装置，被配置来确定用作供FFT部件进行FFT的信号间隔的FFT间隔的开始位置；选择部件，被配置来从由第一至第三位置确定装置确定的FFT间隔的那些开始位置中选择一个开始位置；以及FFT部件，被配置来通过将选择部件所选的开始位置当作FFT间隔的开始位置来对OFDM时域信号执行FFT，以便生成第一OFDM频域信号。
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公开(公告)号：CN1144378C
公开(公告)日：2004-03-31
申请号：CN99800819.2
申请日：1999-05-17
Applicant: 索尼株式会社
IPC: H03M13/23
CPC classification number: H03M13/3972 , H03M13/3905 , H03M13/3911 , H03M13/3922 , H03M13/3927 , H03M13/6566
Abstract: 计算状态数目×舍项长度的Iβ(βt～βt-D+1)之后，边计算此后续的舍项长度以外的Iβ(βt-D～βt-2D+1)边依次对其舍项长度以外软输出进行计算，同时依次计算下一舍项长度的Iβ。这样，解码器4通过以并行方式对舍项长度内的Iβ和逆向舍项长度以上的Iβ进行计算，这样每一时钟的Iβ的计算便为状态数目×2，以很少的计算量即可完成，可以提高解码动作的速度。
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公开(公告)号：CN1256005A
公开(公告)日：2000-06-07
申请号：CN99800053.1
申请日：1999-01-21
Applicant: 索尼株式会社
CPC classification number: G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C11/56 , G11C11/5621 , G11C16/04 , G11C29/00 , G11C29/42 , H03M13/15
Abstract: 本发明涉及适于多值记录快擦写存储器等的存储装置等。设计快擦写存储器10用于16值(4位)记录。对于写入操作,编码器(12)把输入数据Din转换成缩短Reed－Solomon码以提供写数据WD。变换器(13)把写数据WD转换成4位并行数据。将经转换数据馈送并写入到连续构成单元阵列(11)的每个存储单元。对于读取操作,变换器(14)把读取数据RD从所述单元阵列(11)转换成1字节(8位)并行数据,而且向解码器(15)提供经转换的数据以字节为单位进行纠错处理,从而获得输出数据Dout。由于采用Reed-Solomon,所以对于少量差错需要校正时可以获得良好性能。
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