公开(公告)号：CN1201399C

公开(公告)日：2005-05-11

申请号：CN02102782.X

申请日：2002-01-30

Applicant: 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

Inventor： 虾名昭彦 ,  丸尾丰

IPC: H01L27/105 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 一种半导体集成电路装置，它设有由非易失性半导体存储装置(存储单元)100在多个行和多个列上格子状排列形成的存储单元阵列。非易失性半导体存储装置包括在半导体基片10上隔着第一栅绝缘层12形成的字栅14、在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18以及沿着字栅的一侧和另一侧分别形成的侧壁状第一和第二控制栅极20、30。第一和第二控制栅极分别隔着第二栅绝缘层22相对半导体基片、且隔着侧绝缘层24相对字栅设置。并且，第一和第二控制栅极分别在列方向上连续布置，而且在行方向上邻接的一组第一和第二控制栅极连接于共用接触部分200。

公开(公告)号：CN1383211A

公开(公告)日：2002-12-04

申请号：CN02102782.X

申请日：2002-01-30

Applicant: 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

Inventor： 虾名昭彦 ,  丸尾丰

IPC: H01L27/105 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 一种半导体集成电路装置,它设有由非易失性半导体存储装置(存储单元)100在多个行和多个列上格子状排列形成的存储单元阵列。非易失性半导体存储装置包括在半导体基片10上间隔第一栅绝缘层12形成的字选通门14、在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18以及沿着字选通门的一侧和另一侧分别形成的侧壁状第一和第二控制栅极20、30。第一和第二控制栅极分别间隔第二栅绝缘层22相对半导体基片、且间隔侧绝缘层24相对字选通门设置。并且,第一和第二控制栅极分别在列方向上连续布置,而且在行方向上邻接的一组第一和第二控制栅极连接于共用接触部分200。

公开(公告)号：CN1369908A

公开(公告)日：2002-09-18

申请号：CN02103205.X

申请日：2002-01-30

Applicant: 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

Inventor： 虾名昭彦 ,  丸尾丰

IPC: H01L21/8246 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 本发明的课题是一种具有非易失性半导体存储器的半导体集成电路装置的制造方法,包含以下的工序(a)至(k)。(a)形成元件隔离区300的工序;(b)形成具有第1栅绝缘层12和字栅用的第1导电层并具有在第1方向上延伸的多个开口部的层叠体的工序;(c)形成第2栅绝缘层22的工序;(d)在第1导电层的两侧形成侧绝缘层24的工序;(e)在整个面上形成第2导电层的工序;(f)在至少形成共用接触部的区域上形成第1掩模层的工序;(g)通过利用各向异性刻蚀以刻蚀上述第2导电层来形成侧壁状的第1和第2控制栅、而且至少在形成共用接触部的区域上形成接触用导电层的工序;(h)形成构成源区或漏区的杂质扩散层的工序;(i)形成覆盖控制栅的埋入绝缘层70的工序;(j)在形成共用接触部的区域上形成第2掩模层230的工序;以及(k)对上述字栅用的第1导电层进行构图的工序。

公开(公告)号：CN1290195C

公开(公告)日：2006-12-13

申请号：CN02142593.0

申请日：2002-09-24

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  井上晋

IPC: H01L27/10 ,  H01L21/8239 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11573

Abstract: 一种包含存储单元的半导体装置，所述存储单元具有通过第1栅极绝缘层而形成在半导体基片上的字栅、杂质层和侧壁状的第1、第2控制栅极。通过所述杂质层而形成相邻的所述第1、第2控制栅极与共用接触部连接。共用接触部包括第1接触导电层、第2接触导电层及凸缘状的第3接触导电层。所述第3接触导电层被设置在所述第1接触导电层及所述第2接触导电层上。

公开(公告)号：CN1494154A

公开(公告)日：2004-05-05

申请号：CN02142593.0

申请日：2002-09-24

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  井上晋

IPC: H01L27/10 ,  H01L21/8239 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11573

Abstract: 一种包含存储单元的半导体装置，所述存储单元具有通过第1栅极绝缘层而形成在半导体基片上的字栅、杂质层和侧壁状的第1、第2控制栅极。通过所述杂质层而形成相邻的所述第1、第2控制栅极与共用接触部连接。共用接触部包括第1接触导电层、第2接触导电层及凸缘状的第3接触导电层。所述第3接触导电层被设置在所述第1接触导电层及所述第2接触导电层上。

公开(公告)号：CN1287456C

公开(公告)日：2006-11-29

申请号：CN02142594.9

申请日：2002-09-24

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  井上晋

IPC: H01L27/105 ,  H01L21/8239 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 一种包含存储单元的半导体装置，所述存储单元具有通过第1栅极绝缘层而形成在半导体基片上的字栅、杂质层和侧壁状的第1、第2控制栅极。所述第1、第2控制栅极的剖面形状为矩形。

公开(公告)号：CN1601749A

公开(公告)日：2005-03-30

申请号：CN200410088063.3

申请日：2002-01-30

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  丸尾丰

IPC: H01L27/105 ,  H01L27/02

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 一种半导体集成电路装置，它设有由非易失性半导体存储装置(存储单元)100在多个行和多个列上格子状排列形成的存储单元阵列。非易失性半导体存储装置包括在半导体基片10上隔着第一栅绝缘层12形成的字栅14、在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18以及沿着字栅的一侧和另一侧分别形成的侧壁状第一和第二控制栅极20、30。第一和第二控制栅极分别隔着第二栅绝缘层22相对半导体基片、且隔着侧绝缘层24相对字栅设置。并且，第一和第二控制栅极分别在列方向上连续布置，而且在行方向上邻接的一组第一和第二控制栅极连接于共用接触部分200。

公开(公告)号：CN1181534C

公开(公告)日：2004-12-22

申请号：CN02143119.1

申请日：2002-09-13

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  井上晋

IPC: H01L21/822 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11573

Abstract: 一种半导体装置的制造方法，在同一基板上形成包括存储单元的存储器区域和包括外围电路等的逻辑电路区域，包括：不对逻辑电路区域内的阻挡层和第1导电层进行模样化、而对存储器区域内的阻挡层和第1导电层的指定区域进行模样化的工序、至少在存储器区域内的第1导电层的两侧面上形成侧壁状的控制栅的工序、将逻辑电路区域内的第1导电层模样化后形成MOS晶体管的栅极电极的工序、让非易失性存储装置以及MOS晶体管的栅极电极、源极区域以及漏极区域的表面硅化的工序、在形成第2绝缘层之后、让存储器区域的阻挡层露出并且不让逻辑电路区域内的栅极电极露出地对第2绝缘层进行研磨的工序。

公开(公告)号：CN1497727A

公开(公告)日：2004-05-19

申请号：CN02142594.9

申请日：2002-09-24

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  井上晋

IPC: H01L27/105 ,  H01L21/8239 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 一种包含存储单元的半导体装置，所述存储单元具有通过第1栅极绝缘层而形成在半导体基片上的字栅、杂质层和侧壁状的第1、第2控制栅极。所述第1、第2控制栅极的剖面形状为矩形。

公开(公告)号：CN1405880A

公开(公告)日：2003-03-26

申请号：CN02143119.1

申请日：2002-09-13

Applicant: 精工爱普生株式会社

Inventor： 虾名昭彦 ,  井上晋

IPC: H01L21/822 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11573

Abstract: 一种半导体装置的制造方法，在同一基板上形成包括存储单元的存储器区域和包括外围电路等的逻辑电路区域，包括：不对逻辑电路区域2000内的阻挡层S100和第1导电层140b进行模样化、而对存储器区域1000内的阻挡层和第1导电层140a的指定区域进行模样化的工序、至少在存储器区域1000内的第1导电层的两侧面上形成侧壁状的控制栅20、30的工序、将逻辑电路区域内的第1导电层模样化后形成MOS三极管的栅极电极的工序、让非易失性存储装置以及MOS三极管的栅极电极、源极区域以及漏极区域的表面硅化的工序、在形成第2绝缘层之后、让存储器区域的阻挡层露出并且不让逻辑电路区域内的栅极电极露出地对第2绝缘层进行研磨的工序。