公开(公告)号：CN101373725B

公开(公告)日：2013-01-23

申请号：CN200810135518.0

申请日：2008-08-19

Applicant: 精工爱普生株式会社

Inventor： 田村良平 ,  进藤知幸 ,  太田浩则 ,  矢泽和夫

IPC: H01L21/673 ,  B65D85/86 ,  B65D21/032 ,  B65D19/24 ,  H05K13/02

CPC classification number: H01L21/67333

Abstract: 本发明提供一种当重叠时能够防止损伤半导体芯片的半导体芯片收容托盘。底板(10a)的表面通过凸部(112，114)被分成多个收容区域(1a)，底板(10a)的背面通过凸部(122，124)被分成多个收容区域(1b)。收容区域(1a)相对于半导体芯片(1)的边缘宽度小于收容区域(1b)相对于半导体芯片(1)的边缘宽度。而且，在半导体芯片收容托盘(10)重叠的情况下，收容区域(1a，1b)相互重叠，凸部(112)不面向凸部(122)，凸部(122)的下端与下一层半导体芯片收容托盘(10)的表面之间的距离以及凸部(112)的上端与上一层半导体芯片收容托盘(10)的背面之间的距离分别小于半导体芯片(1)的厚度。

公开(公告)号：CN101373725A

公开(公告)日：2009-02-25

申请号：CN200810135518.0

申请日：2008-08-19

Applicant: 精工爱普生株式会社

Inventor： 田村良平 ,  进藤知幸 ,  太田浩则 ,  矢泽和夫

IPC: H01L21/673 ,  B65D85/86 ,  B65D21/032 ,  B65D19/24 ,  H05K13/02

CPC classification number: H01L21/67333

Abstract: 本发明提供一种当重叠时能够防止损伤半导体芯片的半导体芯片收容托盘。底板(10a)的表面通过凸部(112，114)被分成多个收容区域(1a)，底板(10a)的背面通过凸部(122，124)被分成多个收容区域(1b)。收容区域(1a)相对于半导体芯片(1)的边缘宽度小于收容区域(1b)相对于半导体芯片(1)的边缘宽度。而且，在半导体芯片收容托盘(10)重叠的情况下，收容区域(1a，1b)相互重叠，凸部(112)不面向凸部(122)，凸部(122)的下端与下一层半导体芯片收容托盘(10)的表面之间的距离以及凸部(112)的上端与上一层半导体芯片收容托盘(10)的背面之间的距离分别小于半导体芯片(1)的厚度。