公开(公告)号：CN105313497B

公开(公告)日：2018-03-16

申请号：CN201510262354.8

申请日：2015-05-21

Applicant: 精工爱普生株式会社

Inventor： 宫坂昌代 ,  土屋洋司

IPC: B41J29/38 ,  G06F3/12

CPC classification number: G06F1/3284 ,  G06F1/3209 ,  G06F1/3293 ,  G06F9/4418 ,  Y02D10/122 ,  Y02D10/159 ,  Y02D10/44

Abstract: 提供一种具备多个控制部的信息处理装置，其能够适当地执行一部分控制部成为休止状态(省电状态)的情况下的协调处理并能正确地进行向外部装置的数据发送。信息处理装置具有第1CPU以及第2CPU、在搭载上述第1CPU以及第2CPU的半导体芯片的内部设置第1存储器、和设置于上述半导体芯片的外部的第2存储器，在上述第1CPU为第1状态、上述第2CPU与上述第2存储器为与上述第1状态不同的第2状态时，在产生了应从上述第1存储器向上述第2存储器进行数据的发送的事件的情况下，上述第1CPU执行与该产生的事件的种类相应的协调处理。

公开(公告)号：CN105313497A

公开(公告)日：2016-02-10

申请号：CN201510262354.8

申请日：2015-05-21

Applicant: 精工爱普生株式会社

Inventor： 宫坂昌代 ,  土屋洋司

IPC: B41J29/38 ,  G06F3/12

CPC classification number: G06F1/3284 ,  G06F1/3209 ,  G06F1/3293 ,  G06F9/4418 ,  Y02D10/122 ,  Y02D10/159 ,  Y02D10/44

Abstract: 提供一种具备多个控制部的信息处理装置，其能够适当地执行一部分控制部成为休止状态(省电状态)的情况下的协调处理并能正确地进行向外部装置的数据发送。信息处理装置具有第1CPU以及第2CPU、在搭载上述第1CPU以及第2CPU的半导体芯片的内部设置第1存储器、和设置于上述半导体芯片的外部的第2存储器，在上述第1CPU为第1状态、上述第2CPU与上述第2存储器为与上述第1状态不同的第2状态时，在产生了应从上述第1存储器向上述第2存储器进行数据的发送的事件的情况下，上述第1CPU执行与该产生的事件的种类相应的协调处理。