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公开(公告)号：CN111814420B
公开(公告)日：2022-07-08
申请号：CN202010559386.5
申请日：2020-06-18
Applicant: 福州大学
IPC: G06F30/394
Abstract: 本发明涉及一种基于拓扑优化和启发式搜索的总体布线方法，包括以下步骤：步骤S1:根据结合Prim和分治法的混合拓扑优化策略为每个线网构建拓扑结构；步骤S2:根据得到的每个线网构建拓扑结构，基于引脚的连接情况将其分解成一系列两端线网；步骤S3:对每个线网使用L型布线,并按拥塞程度识别出最拥塞的区域；步骤S4:对拥塞区域内所有的两端线网使用同时考虑拥塞程度和线长的启发式搜索算法；步骤S5:判断所有处理后的两端线网，是否还存在溢出；步骤S6:若存在溢出的两端线网，则进一步采用只考虑拥塞的启发式搜索算法处理后输出布线结果；若不存在则直接输出布线结果。本发明能够构建一个优质的拓扑结构，减少拥塞程度和溢出数。
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公开(公告)号：CN110032815A
公开(公告)日：2019-07-19
申请号：CN201910315367.5
申请日：2019-04-19
Applicant: 福州大学
Abstract: 本发明涉及一种基于文化基因的八角形斯坦纳树构建方法，使用Prim算法预处理取得初始种群，使其避免出现因引脚数量过多造成的无法收敛的情况；设计一种基于种群的全局搜索和基于个体的局部启发式搜索的结合体的文化基因算法，通过修改编码方式和相关操作，使得其可以处理八角形斯坦纳树构建这一离散问题；设计了三个权重因子，使其能在全局范围内，快速收敛并全局寻优。本发明能获得较好拓扑的八角形斯坦纳树拓扑。
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公开(公告)号：CN110795908B
公开(公告)日：2022-12-13
申请号：CN201911043089.9
申请日：2019-10-30
Applicant: 福州大学
IPC: G06F30/392
Abstract: 本发明涉及一种偏差驱动的总线感知总体布线方法，首先将多层的布线信息和资源投影到2D平面上，在预布线阶段采用偏差驱动的边转移方法得到一个优质的拓扑结构，并使用总线感知的L型布线，得到一个初始布线结果；在拆线重布阶段采用多阶段的双迷宫策略，用来减少溢出和控制偏差的产生；在后布线阶段进行精炼，进一步减少偏差，最终能获得一个高质量的布线结果。本发明考虑总线的长度匹配问题，能够得到一个高质量的布线结果，有效的提高芯片的性能。
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Patent Agency Ranking
公开(公告)号：CN110032815B
公开(公告)日：2022-05-10
申请号：CN201910315367.5
申请日：2019-04-19
Applicant: 福州大学
IPC: G06F30/392 , G06F30/27 , G06N3/00
Abstract: 本发明涉及一种基于文化基因的八角形斯坦纳树构建方法，使用Prim算法预处理取得初始种群，使其避免出现因引脚数量过多造成的无法收敛的情况；设计一种基于种群的全局搜索和基于个体的局部启发式搜索的结合体的文化基因算法，通过修改编码方式和相关操作，使得其可以处理八角形斯坦纳树构建这一离散问题；设计了三个权重因子，使其能在全局范围内，快速收敛并全局寻优。本发明能获得较好拓扑的八角形斯坦纳树拓扑。
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公开(公告)号：CN111814420A
公开(公告)日：2020-10-23
申请号：CN202010559386.5
申请日：2020-06-18
Applicant: 福州大学
IPC: G06F30/394
Abstract: 本发明涉及一种基于拓扑优化和启发式搜索的总体布线方法，包括以下步骤：步骤S1:根据结合Prim和分治法的混合拓扑优化策略为每个线网构建拓扑结构；步骤S2:根据得到的每个线网构建拓扑结构，基于引脚的连接情况将其分解成一系列两端线网；步骤S3:对每个线网使用L型布线,并按拥塞程度识别出最拥塞的区域；步骤S4:对拥塞区域内所有的两端线网使用同时考虑拥塞程度和线长的启发式搜索算法；步骤S5:判断所有处理后的两端线网，是否还存在溢出；步骤S6:若存在溢出的两端线网，则进一步采用只考虑拥塞的启发式搜索算法处理后输出布线结果；若不存在则直接输出布线结果。本发明能够构建一个优质的拓扑结构，减少拥塞程度和溢出数。
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公开(公告)号：CN111291525B
公开(公告)日：2022-04-08
申请号：CN202010096468.0
申请日：2020-02-17
Applicant: 福州大学
IPC: G06F30/39 , G06F30/392
Abstract: 本发明涉及一种集成电路计算机辅助设计技术领域中一种超大规模集成电路中层分配器的构建。由于制造工业的不断发展以及系统级芯片设计概念的出现，使得芯片上模块之间的总线数量迅速增加且成为性能和功耗的决定性因素。因此，本发明充分地考虑总线对芯片设计的重要影响，提出了一种考虑总线和非总线线网的层分配器。该分配器基于以下3种有效的方法：1)一种基于多要素代价函数的线网优先级确定方法；2)一种基于查找表的层调整策略，其包括一种层数限制的层调整技术和一种层数不限制的层调整技术；3)一种总线最大时序优化算法。该发明不仅能保证产生较少的通孔数目，亦可以有效地优化总线线长偏差，从而得到一个高质量的层分配结果。
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公开(公告)号：CN111291525A
公开(公告)日：2020-06-16
申请号：CN202010096468.0
申请日：2020-02-17
Applicant: 福州大学
IPC: G06F30/39 , G06F30/392
Abstract: 本发明涉及一种集成电路计算机辅助设计技术领域中一种超大规模集成电路中层分配器的构建。由于制造工业的不断发展以及系统级芯片设计概念的出现，使得芯片上模块之间的总线数量迅速增加且成为性能和功耗的决定性因素。因此，本发明充分地考虑总线对芯片设计的重要影响，提出了一种考虑总线和非总线线网的层分配器。该分配器基于以下3种有效的方法：1)一种基于多要素代价函数的线网优先级确定方法；2)一种基于查找表的层调整策略，其包括一种层数限制的层调整技术和一种层数不限制的层调整技术；3)一种总线最大时序优化算法。该发明不仅能保证产生较少的通孔数目，亦可以有效地优化总线线长偏差，从而得到一个高质量的层分配结果。
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公开(公告)号：CN110795908A
公开(公告)日：2020-02-14
申请号：CN201911043089.9
申请日：2019-10-30
Applicant: 福州大学
IPC: G06F30/392
Abstract: 本发明涉及一种偏差驱动的总线感知总体布线方法，首先将多层的布线信息和资源投影到2D平面上，在预布线阶段采用偏差驱动的边转移方法得到一个优质的拓扑结构，并使用总线感知的L型布线，得到一个初始布线结果；在拆线重布阶段采用多阶段的双迷宫策略，用来减少溢出和控制偏差的产生；在后布线阶段进行精炼，进一步减少偏差，最终能获得一个高质量的布线结果。本发明考虑总线的长度匹配问题，能够得到一个高质量的布线结果，有效的提高芯片的性能。
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