公开(公告)号：CN109901472B

公开(公告)日：2021-06-04

申请号：CN201910210648.4

申请日：2019-03-20

Applicant: 电子科技大学

Inventor： 程玉华 ,  许波 ,  陈凯 ,  杨云鹏 ,  刘长剑 ,  颜雁军 ,  张硕 ,  韩文强

IPC: G05B19/042

Abstract: 本发明公开了一种基于FPGA的顺序等效采样系统，模拟比较器模块生成与周期待测信号同频同相的方波信号发送给等效采样控制模块，等效采样控制模块根据方波信号进行触发判断，根据累计触发次数生成ADC转换使能信号控制ADC模块采集数据，地址产生器模块生成各次采集数据在RAM存储模块中的存储地址，RAM存储模块根据存储地址对采集数据进行存储，当存满后由上位机读取全部数据并发送给屏幕显示模块进行显示，从而实现顺序等效采样。本发明可以在提高采样率的同时提高屏幕波形刷新率。

公开(公告)号：CN109991458B

公开(公告)日：2020-07-31

申请号：CN201910243722.2

申请日：2019-03-28

Applicant: 电子科技大学

Inventor： 许波 ,  陈凯 ,  程玉华 ,  杨云鹏 ,  刘长剑 ,  贾树林 ,  王伊凡 ,  叶东坤 ,  赵佳

IPC: G01R13/02

Abstract: 本发明公开了一种基于FPGA的波形纵向平均系统，待测信号经ADC模块采集并经抽点模块抽点后存储至第一FIFO模块，第二FIFO模块用于存储累加数据，在每次数据有效触发后，加法器在波形纵向平均控制模块控制下从第一存储模块中读取抽点数据同时从第二FIFO模块中读取累加数据，求和后作为新的累加数据存入第二FIFO模块中，当累加的采集数据数量达到纵向平均次数时，由除法器从第二FIFO模块中读取累加数据进行移位截断实现平均，将平均结果存入缓存模块，由上位机读取并送入显示器进行显示。本发明通过FPGA来实现波形纵向平均，在提高波形刷新率的同时，还可以节省存储资源。

公开(公告)号：CN109104260B

公开(公告)日：2019-09-24

申请号：CN201810835062.2

申请日：2018-07-26

Applicant: 电子科技大学

Inventor： 程玉华 ,  许波 ,  陈凯 ,  何小双 ,  张杰 ,  周文建 ,  黄若冰 ,  刘长剑

IPC: H04J3/06 ,  G05B19/042

Abstract: 本发明公开了一种板卡式多通道数据采集系统的同步方法，首先对时钟网络进行设计，然后根据板卡式多通道数据采集系统中各模块的时钟对主、从时钟源芯片进行设计，并对关键时钟路径PCB进行设计，构建了两级扇出时钟树，在系统初始化时进行主、从时钟源的同步以及从时钟源输出时钟同步，并在采集板卡中设置前端传输调整缓存模块，在信息处理主板中设置数据存储FIFO，从而实现采集数据同步。本发明通过对时钟线布置、时钟生成和初始化方法进行改进，提高多通道采集数据的同步性能。

公开(公告)号：CN109901472A

公开(公告)日：2019-06-18

申请号：CN201910210648.4

申请日：2019-03-20

Applicant: 电子科技大学

Inventor： 程玉华 ,  许波 ,  陈凯 ,  杨云鹏 ,  刘长剑 ,  颜雁军 ,  张硕 ,  韩文强

IPC: G05B19/042

Abstract: 本发明公开了一种基于FPGA的顺序等效采样系统，模拟比较器模块生成与周期待测信号同频同相的方波信号发送给等效采样控制模块，等效采样控制模块根据方波信号进行触发判断，根据累计触发次数生成ADC转换使能信号控制ADC模块采集数据，地址产生器模块生成各次采集数据在RAM存储模块中的存储地址，RAM存储模块根据存储地址对采集数据进行存储，当存满后由上位机读取全部数据并发送给屏幕显示模块进行显示，从而实现顺序等效采样。本发明可以在提高采样率的同时提高屏幕波形刷新率。

公开(公告)号：CN109104260A

公开(公告)日：2018-12-28

申请号：CN201810835062.2

申请日：2018-07-26

Applicant: 电子科技大学

Inventor： 程玉华 ,  许波 ,  陈凯 ,  何小双 ,  张杰 ,  周文建 ,  黄若冰 ,  刘长剑

IPC: H04J3/06 ,  G05B19/042

Abstract: 本发明公开了一种板卡式多通道数据采集系统的同步方法，首先对时钟网络进行设计，然后根据板卡式多通道数据采集系统中各模块的时钟对主、从时钟源芯片进行设计，并对关键时钟路径PCB进行设计，构建了两级扇出时钟树，在系统初始化时进行主、从时钟源的同步以及从时钟源输出时钟同步，并在采集板卡中设置前端传输调整缓存模块，在信息处理主板中设置数据存储FIFO，从而实现采集数据同步。本发明通过对时钟线布置、时钟生成和初始化方法进行改进，提高多通道采集数据的同步性能。

公开(公告)号：CN109991458A

公开(公告)日：2019-07-09

申请号：CN201910243722.2

申请日：2019-03-28

Applicant: 电子科技大学

Inventor： 许波 ,  陈凯 ,  程玉华 ,  杨云鹏 ,  刘长剑 ,  贾树林 ,  王伊凡 ,  叶东坤 ,  赵佳

IPC: G01R13/02

Abstract: 本发明公开了一种基于FPGA的波形纵向平均系统，待测信号经ADC模块采集并经抽点模块抽点后存储至第一FIFO模块，第二FIFO模块用于存储累加数据，在每次数据有效触发后，加法器在波形纵向平均控制模块控制下从第一存储模块中读取抽点数据同时从第二FIFO模块中读取累加数据，求和后作为新的累加数据存入第二FIFO模块中，当累加的采集数据数量达到纵向平均次数时，由除法器从第二FIFO模块中读取累加数据进行移位截断实现平均，将平均结果存入缓存模块，由上位机读取并送入显示器进行显示。本发明通过FPGA来实现波形纵向平均，在提高波形刷新率的同时，还可以节省存储资源。