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公开(公告)号：CN108878427B
公开(公告)日：2023-09-19
申请号：CN201810246905.5
申请日：2018-03-23
Applicant: 瑞萨电子株式会社
IPC: H10B43/30 , H10B43/35 , H10B43/40 , H01L21/336 , H01L29/792
Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。
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公开(公告)号：CN107731819A
公开(公告)日：2018-02-23
申请号：CN201710560757.X
申请日：2017-07-11
Applicant: 瑞萨电子株式会社
IPC: H01L27/11517 , H01L27/11563 , H01L27/115
CPC classification number: H01L27/11563 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L27/11517 , H01L27/115
Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。
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公开(公告)号：CN116779637A
公开(公告)日：2023-09-19
申请号：CN202211667703.0
申请日：2022-12-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本公开的各种实施例涉及一种半导体器件及其制造方法。本文公开了一种用于提高具有沟槽栅型功率MOSFET的半导体器件的性能的技术。具体地，一种制造具有沟槽栅型功率MOSFET的半导体器件的方法，包括：在半导体衬底中形成沟槽；将p型杂质(硼)以及碳(C)均引入到沟槽的底表面中，以形成p型杂质引入区；形成栅电极以填充沟槽；在填充栅电极的沟槽的侧面处形成沟道形成区和源极区；以及对p型杂质引入区进行热处理，以形成具有抑制的晶体缺陷和受控形状的电场弛豫层。
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Patent Agency Ranking
公开(公告)号：CN119300384A
公开(公告)日：2025-01-10
申请号：CN202410731031.8
申请日：2024-06-06
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。场板电极FP经由绝缘膜IF1形成在沟槽TR内部。该绝缘膜IF1缩回使得该绝缘膜IF1的上表面的位置比该场板电极FP的上表面的位置低。形成嵌入的绝缘膜EF1以覆盖该场板电极FP和绝缘膜IF1。嵌入的绝缘膜EF1缩回使得嵌入的绝缘膜EF1的上表面的位置比场板电极FP的上表面的位置低。栅极绝缘膜GI形成在该沟槽TR内部，并且绝缘膜IF2形成为覆盖场板电极FP。栅极电极经由绝缘膜IF2形成在场板电极FP上。
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公开(公告)号：CN107731819B
公开(公告)日：2023-07-18
申请号：CN201710560757.X
申请日：2017-07-11
Applicant: 瑞萨电子株式会社
Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。
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公开(公告)号：CN108878427A
公开(公告)日：2018-11-23
申请号：CN201810246905.5
申请日：2018-03-23
Applicant: 瑞萨电子株式会社
IPC: H01L27/115 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L21/336 , H01L29/792
Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。
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公开(公告)号：CN114388356A
公开(公告)日：2022-04-22
申请号：CN202111202120.6
申请日：2021-10-15
Applicant: 瑞萨电子株式会社
Inventor： 大水祐人
IPC: H01L21/28 , H01L21/336
Abstract: 本公开的实施例涉及制造半导体器件的方法。在以下区域中的每个区域中的半导体衬底上形成第一绝缘膜：将在其中形成存储器晶体管的第一区域、将在其中形成选择晶体管的第二区域、将在其中形成高耐压晶体管的第三区域、和将在其中形成低耐压晶体管的第四区域。随后，去除第一区域和第二区域中的每个区域中的第一绝缘膜。在第一区域和第二区域中的每个区域中的半导体衬底上形成第二绝缘膜。在第二绝缘膜上形成具有陷阱能级的第三绝缘膜。去除第二区域中的第三绝缘膜和第二区域中的第二绝缘膜。在第三绝缘膜上和第二区域中的半导体衬底上形成第四绝缘膜。
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公开(公告)号：CN109148465A
公开(公告)日：2019-01-04
申请号：CN201810618493.3
申请日：2018-06-15
Applicant: 瑞萨电子株式会社
IPC: H01L27/1157
Abstract: 本申请涉及半导体器件和制造半导体器件的方法。在包括非易失性存储器的半导体器件中，未选定位的存储器晶体管的信息在信息写入操作期间被意外擦除。阱区被提供在SOI衬底中限定的块体区的存储器区中。具有LDD区和扩散层的存储器晶体管被提供在所述阱区中。抬升的外延层被提供在所述阱区的所述表面上。所述LDD区从所述阱区的定位在栅电极的侧壁表面正下方的部分提供至所述阱区的定位在所述抬升的外延层正下方的部分。所述扩散层被提供在所述抬升的外延层中。
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