公开(公告)号：CN118734778A

公开(公告)日：2024-10-01

申请号：CN202310332226.0

申请日：2023-03-31

Applicant: 珠海一微半导体股份有限公司

Inventor： 叶虎强 ,  刘志明

IPC: G06F30/392 ,  G06F30/394

Abstract: 本申请提出基于电路信息文件的自动布局布线控制方法，自动布局布线控制方法包括：步骤S1、从电路信息文件中提取出各个模块的名称；电路信息文件是由预先设计的电路原理图在电子设计自动化工具中转换过来；步骤S2、基于模块的名称，获得模块的端口信息，然后基于各个端口信息生成目标网表；步骤S3、控制目标网表导入到自动布局布线工具中，对各个模块进行自动布局布线，并生成GDS文件；电子设计自动化工具包括自动布局布线工具；自动布局布线工具无法识别电路原理图，以使电子设计自动化工具不支持对电路原理图进行自动布局布线；目标网表是允许被自动布局布线工具识别。

公开(公告)号：CN109558684B

公开(公告)日：2023-05-09

申请号：CN201811473132.0

申请日：2018-12-04

Applicant: 珠海一微半导体股份有限公司

Inventor： 叶虎强 ,  黄明强

IPC: G06F30/39

Abstract: 本发明提出一种删除Net金属连线的DRC处理方法，包括：步骤1、基于DRC得到的出现DRC错误的Net的信息，建立对应Net所属的电路节点类型，然后进入步骤2；步骤2、提取步骤1中所述电路节点类型为信号的Net，然后进入步骤3；步骤3、将步骤2提取的任意Net的金属连线删除，然后进入步骤4；步骤4、重新执行自动布线，然后进入步骤5；步骤5、通过执行DRC检查判断是否存在DRC错误，是则返回步骤1，否则结束。整个流程由工具自动完成全部操作，解放设计人员的双手。

公开(公告)号：CN109583103B

公开(公告)日：2023-02-17

申请号：CN201811475551.8

申请日：2018-12-04

Applicant: 珠海一微半导体股份有限公司

Inventor： 叶虎强 ,  黄明强

IPC: G06F30/392 ,  G06F30/3315

Abstract: 本发明提出一种基于时间余量的时序修复方法，包括：步骤1、提取出芯片布局中全部路径的网表信息，然后进入步骤2；步骤2、基于配置的时序约束条件，确定生成的静态时序分析中的时序违例路径及其对应的时间余量，然后进入步骤3；步骤3、判断所述时间余量是否大于预设阈值，是则在所述时序违例路径中确定预设分析路径的起点或终点，并调整所述时序违例路径的时钟延时的大小；否则基于所述静态时序分析，提取出数据通路和时钟通路上的逻辑单元，进而提取出与时序违例路径相连的逻辑模块及其线网信息，再调整所述与时序违例路径相连接的逻辑模块之间的线长，再根据优化的线长进行优化布局，然后返回步骤1。降低芯片的设计面积，提高芯片的工作频率。

公开(公告)号：CN109558667B

公开(公告)日：2023-07-14

申请号：CN201811409504.3

申请日：2018-11-23

Applicant: 珠海一微半导体股份有限公司

Inventor： 叶虎强 ,  黄明强

IPC: G06F30/392

Abstract: 本发明提出一种基于布线阻塞的优化方法，该优化方法是基于后端设计工具处理布线阻塞的技术问题，其解决方案与现有技术的区别在于，在完成常规的布线处理之后，根据执行的DRC检查结果的short参数和space参数，有针对性地对不同范围大小的布线阻塞区域作进一步的布局或布线优化，在优化过程中，通过重复更新布局和布线信息，来实现将DRC检查输出的short参数和space参数优化为0。提高物理设计的处理效率和设计的质量。