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公开(公告)号：CN117436141A
公开(公告)日：2024-01-23
申请号：CN202311423679.0
申请日：2023-10-30
Applicant: 湖南大学
Abstract: 本发明公开了一种PUF和TRNG一体化输出方法、电路及FPGA，将多个激励数据输入至仲裁器PUF进行激励，获得激励‑响应数据；进行筛选获得第一激励数据集；配置仲裁器PUF；分别对62级PUF和32级PUF进行PUF建模，然后进行延迟差挑选，通过第二激励数据集配置仲裁器PUF；最后通过仲裁器PUF进行异或处理得到TRNG值，通过仲裁器PUF得到64级输出的PUF值。本发明实现了PUF和TRNG的真正一体化，减少了面积和资源的开销，结构简单，并且可以实现PUF和TRNG的同时输出，此外通用性好，适用于所有延迟类的PUF。
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