公开(公告)号：CN1428981A

公开(公告)日：2003-07-09

申请号：CN01139265.7

申请日：2001-12-25

Applicant: 深圳市中兴通讯股份有限公司上海第二研究所

Inventor： 路晖 ,  邵国 ,  齐文宁

IPC: H04L12/54 ,  H04L12/46

Abstract: 本发明涉及数据包在不同总线间转发的装置及方法。转发装置包括IXBUS接口模块、总线控制模块、收发双口RAM模块、EHIBUS接口模块。方法是读数据时，先读EHI的中断寄存器，根据RX中断的结果决定处理相应的包，将数据包信息通过EHI接口读到接收双口RAM中，并将确定的相应的地址信息和包头数据送入到接收双口RAM中，再通过IXBUS接口通知网络处理器从接收双口RAM中连续读数据。写数据时，网络处理器通过IXBUS接口连续将数据包送到发送双口RAM中。EHI一侧分别把经过处理的数据包及数据包信息从发送双口RAM中读出，写到EHI接口指定地址的RAM内，通过EHI接口再写一个写列队命令寄存器，通知数据交换芯片接受数据。

公开(公告)号：CN1426203A

公开(公告)日：2003-06-25

申请号：CN01142646.2

申请日：2001-12-11

Applicant: 深圳市中兴通讯股份有限公司上海第二研究所

Inventor： 路晖 ,  邵国 ,  刘庆良

IPC: H04L12/46 ,  H04L12/66

Abstract: 本发明涉及数据包在不同总线间转发的装置及方法。转发装置包括：PCI总线接口模块、总线控制模块、收发双口RAM模块、EHI总线接口模块。方法包括：首先读EHI的中断寄存器，确定三个数据包中哪个包已经接受完成，然后再读相应的数据包信息字确定所要读取的数据包头的地址，然后再根据相应地址读出包头数据送第三层处理模块(CPU)进行路由查找、流量分级、地址解析等操作；在第三层处理模块完成对包头数据的操作后将其发送回第二层交换模块的Packet Header RAM，同时修改相应的数据包信息字，指出第三层处理模块对包头数据所作的操作，然后通过写列队命令寄存器将处理后的数据包头信息送回第二层交换模块的内部系统。