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公开(公告)号:CN101727311B
公开(公告)日:2013-11-27
申请号:CN200910155141.X
申请日:2009-12-03
Applicant: 浙江大学
CPC classification number: Y02D10/13
Abstract: 一种用于降低指令缓存功耗的分支序列缓冲器,包括:指令缓存单元,用于临时存储预取的指令,采用多路组相连结构,每个路包括标志位存储器和数据存储器;访问控制单元,用于根据分支序列缓冲单元中的路选信息,控制指令缓存单元中目标路的访问;分支序列缓冲单元,用于缓存分支指令的目标地址以及其后续顺序指令路选信息;访问控制单元从分支序列缓冲单元中获得当前访问的路选信息,并根据路选信息选择开启指令缓存单元中相应的路,直接获得所需的顺序指令,此时无关的路被关闭访问。本发明能有效降低缓存功耗。
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公开(公告)号:CN101650645B
公开(公告)日:2013-01-09
申请号:CN200910102227.6
申请日:2009-09-04
Applicant: 浙江大学
Abstract: 一种协处理器指令集的扩展装置,在与所述协处理器连接的主处理器的指令集内包括:用于产生协处理器指令码的立即数产生指令,以及用于实现所述协处理器指令码从主处理器通用寄存器到协处理器指令寄存器的装载的协处理器指令码装载指令;处理器包括立即数产生单元、主处理器通用寄存器以及用于将存放于主处理器通用寄存器中的协处理器指令码装载进协处理器指令寄存器的协处理器指令装载执行单元;协处理器包括协处理器指令寄存器和协处理器指令执行模块。本发明具有良好的扩展性能、灵活性好。
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