公开(公告)号：CN109376467A

公开(公告)日：2019-02-22

申请号：CN201811377705.X

申请日：2018-11-19

Applicant: 武汉工程大学

Inventor： 王丹丹 ,  孙剑伟 ,  邹连英 ,  杨帆 ,  李国平

IPC: G06F17/50

Abstract: 本发明公开了一种集成电路中时钟树布局流程方法，具体包括以下步骤：步骤1：顶层布局；步骤2：硬模块的物理实现；步骤3：提取硬模块中的时钟树信息；步骤4：硬模块间的时钟树偏差的获取；步骤5：在顶层模块T中插入时钟树树偏差补偿装置；步骤6：在顶层模块T中进行顶层时钟树的生成；步骤7：对顶层模块T中各个硬模块之间的信号互连进行布线生成；步骤8：在进行整个芯片的静态时序分析时，抽取硬模块的接口时序模型；步骤9：全芯片的静态时序分析；步骤10：物理验证。本发明可以减少时钟树层级，降低时钟树平衡的难度；同时针对此流程方法提出一种时钟树偏差补偿装置，可以有效降低硬模块间时序收敛的难度。

公开(公告)号：CN109376467B

公开(公告)日：2022-12-06

申请号：CN201811377705.X

申请日：2018-11-19

Applicant: 武汉工程大学

Inventor： 王丹丹 ,  孙剑伟 ,  邹连英 ,  杨帆 ,  李国平

IPC: G06F30/392

Abstract: 本发明公开了一种集成电路中时钟树布局流程方法，具体包括以下步骤：步骤1：顶层布局；步骤2：硬模块的物理实现；步骤3：提取硬模块中的时钟树信息；步骤4：硬模块间的时钟树偏差的获取；步骤5：在顶层模块T中插入时钟树树偏差补偿装置；步骤6：在顶层模块T中进行顶层时钟树的生成；步骤7：对顶层模块T中各个硬模块之间的信号互连进行布线生成；步骤8：在进行整个芯片的静态时序分析时，抽取硬模块的接口时序模型；步骤9：全芯片的静态时序分析；步骤10：物理验证。本发明可以减少时钟树层级，降低时钟树平衡的难度；同时针对此流程方法提出一种时钟树偏差补偿装置，可以有效降低硬模块间时序收敛的难度。