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公开(公告)号：CN103077005A
公开(公告)日：2013-05-01
申请号：CN201310006085.X
申请日：2013-01-08
Applicant: 武汉大学
IPC: G06F7/72
Abstract: 本发明公开了椭圆曲线加密（ECC）算法领域的一种串并结合的素域GF(p)大数模乘器电路，包括：一个数据左移一位模块，一个数据右移一位模块，一个二选一选择器，四个比较器、一个大数加法器和两个大数减法器。本发明针对传统加密算法特别是素域加密算法中的基本计算单元之一的大数模乘器之相应硬件电路都是串行结构、计算耗时的缺点，提供了串并结合的硬件电路结构。本发明能加快素域大数模乘的运算速度且资源消耗相对较少，实现硬件逻辑结构简单，可用于设计椭圆曲线加密（ECC），RSA等加密算法处理器，适用于在FPGA及ASIC中实现。
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Patent Agency Ranking
公开(公告)号：CN103077005B
公开(公告)日：2016-04-13
申请号：CN201310006085.X
申请日：2013-01-08
Applicant: 武汉大学
IPC: G06F7/72
Abstract: 本发明公开了椭圆曲线加密（ECC）算法领域的一种串并结合的素域GF(p)大数模乘器电路，包括：一个数据左移一位模块，一个数据右移一位模块，一个二选一选择器，四个比较器、一个大数加法器和两个大数减法器。本发明针对传统加密算法特别是素域加密算法中的基本计算单元之一的大数模乘器之相应硬件电路都是串行结构、计算耗时的缺点，提供了串并结合的硬件电路结构。本发明能加快素域大数模乘的运算速度且资源消耗相对较少，实现硬件逻辑结构简单，可用于设计椭圆曲线加密（ECC），RSA等加密算法处理器，适用于在FPGA及ASIC中实现。
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公开(公告)号：CN103078732B
公开(公告)日：2015-10-21
申请号：CN201310006087.9
申请日：2013-01-08
Applicant: 武汉大学
IPC: H04L9/06
Abstract: 一种素域椭圆曲线加密的点乘加速电路，用于计算Q＝k·P，其中k为计算点乘的次数，P点是椭圆曲线上的一个点，Q点是椭圆曲线上的另一个点；包括初始化寄存器、点加运算模块、点减运算模块、倍点运算模块、移位寄存器、比较器、二选一选择器和结果寄存器，其中点加运算模块、点减运算模块、倍点运算模块和移位寄存器并行执行。本发明通过对NAF(k)的右移操作和对NAF(k)是否为“0”的判断，来控制点加和倍点的运算次数，NAF(k)为k的非相邻表示型数值。当k的值为“0”时点加运算将会自动终止，节省了运算时间。本发明的加速电路比固定地执行2m次点操作要灵活得多，算法在实现任意位长的点乘运算时只需要一个2m位的移位器和相应的控制电路，资源需求少，适合在FPGA或者ASIC中实现。
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公开(公告)号：CN103023659B
公开(公告)日：2015-06-10
申请号：CN201310006119.5
申请日：2013-01-08
Applicant: 武汉大学
Abstract: 本发明公开了一种参数位宽可扩展的ECC加密硬件装置，包括ECC加/解密控制层、点运算层和域运算层。其中ECC加/解密控制层包括域宽控制单元、ECC加/解密控制单元、存储器、数据串并转换模块和支持多位宽的四个寄存器组：即一个192bit的寄存器组、一个224bits的寄存器组、一个384bits的寄存器组和一个521bit的寄存器组；点运算层包括点加和倍点运算模块和点乘运算模块；域运算层包括有限域加法、乘法、平方和求逆的运算模块。本发明很好的解决了素数域寄存器位宽可扩展问题，适合于FPGA或者ASIC实现。
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公开(公告)号：CN103078732A
公开(公告)日：2013-05-01
申请号：CN201310006087.9
申请日：2013-01-08
Applicant: 武汉大学
IPC: H04L9/06
Abstract: 一种素域椭圆曲线加密的点乘加速电路，用于计算Q＝k·P，其中k为计算点乘的次数，P点是椭圆曲线上的一个点，Q点是椭圆曲线上的另一个点；包括初始化寄存器、点加运算模块、点减运算模块、倍点运算模块、移位寄存器、比较器、二选一选择器和结果寄存器，其中点加运算模块、点减运算模块、倍点运算模块和移位寄存器并行执行。本发明通过对NAF(k)的右移操作和对NAF(k)是否为“0”的判断，来控制点加和倍点的运算次数，NAF(k)为k的非相邻表示型数值。当k的值为“0”时点加运算将会自动终止，节省了运算时间。本发明的加速电路比固定地执行2m次点操作要灵活得多，算法在实现任意位长的点乘运算时只需要一个2m位的移位器和相应的控制电路，资源需求少，适合在FPGA或者ASIC中实现。
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公开(公告)号：CN103023659A
公开(公告)日：2013-04-03
申请号：CN201310006119.5
申请日：2013-01-08
Applicant: 武汉大学
Abstract: 本发明公开了一种参数位宽可扩展的ECC加密硬件装置，包括ECC加/解密控制层、点运算层和域运算层。其中ECC加/解密控制层包括域宽控制单元、ECC加/解密控制单元、存储器、数据串并转换模块和支持多位宽的四个寄存器组：即一个192bit的寄存器组、一个224bits的寄存器组、一个384bits的寄存器组和一个521bit的寄存器组；点运算层包括点加和倍点运算模块和点乘运算模块；域运算层包括有限域加法、乘法、平方和求逆的运算模块。本发明很好的解决了素数域寄存器位宽可扩展问题，适合于FPGA或者ASIC实现。
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